微机原理与接口课件-第5章第6章存储器IO接口.ppt

第五章 存储器及其与CPU接口,存储器分类及性能指标 随机读写存储器 只读存储器 存储器与CPU接口的基本技术,存储器是微型计算机系统中的重要组成部分。任何CPU构成的微机系统必须配备一定存储容量的存储器。存储器的主要功能是用来存放系统工作时的信息，即程序和数据。存储器容量愈大，能存放的信息就愈多，计算机的能力就愈强。存储器作为计算机系统的重要组成部分，随着更好的存储载体材料的发现及生产工艺的不断改进，争取更大的存储容量、获得更快的存取速度、减小存储器载体的体积以及降低单位存储容量性价比等方面都获得快速的发展。,5.1 存储器分类及性能指标,5.1.1 半导体存储器的分类,简单的二级结构 主存+辅存,一般为半导体存储器，也称为短期存储器。解决读写速度问题。,包括磁盘（中期存储器）、磁带、光盘（长期存储）等。解决存储容量问题。,一、按存储器制造工艺分类双极型存储器 TTL型、ECL型、I2L型等。存取速率高，但集成度低，功耗大，成本高。主要用于高速的微型计算机和大型计算机中。MOS型存储器 CMOS型、NMOS型、HMOS型等。制造工艺简单，集成度高，功耗低，价格便宜。但在速率上比TTL型存储器要低。,二、按存储器的读写功能分类只读存储器ROM随机存取（读写）存储器RAM,三、随机存储器RAM存储器中的信息既能随时读出，也能随时写入，RAM中信息在关机后消失。SRAM：静态RAM。利用半导体触发器的两个稳定状态表示“1”和“0”。电源不关掉，SRAM的信息不会消失，不需动态刷新电路。,DRAM：动态RAM。利用MOS管的栅极对其衬底间的分布电容保存信息，DRAM的每个存储单元所需MOS管较少，因此集成度高，功耗小，价格便宜。DRAM中的信息会因电容漏电而逐渐消失，需配置专门的动态刷新电路。,四、只读存储器ROM使用使只能读出，不能写入。ROM中信息关机后不消失。掩膜ROM（Masked ROM）：生产时已将程序、数据写入其中，用户只能读出，不能修改。PROM（Programmable ROM）：可编程的只读存储器。PROM中的程序是由用户自行写入的，但一经写入就无法更改了，是一种一次性写入的ROM。EPROM（Erasable Programmable ROM）：可擦除可编程存储器。EPROM可由用户自行写入程序，写入后的内容可用紫外线灯照射来擦除，然后可重新写入内容。EPROM可多次改写。,E2PROM（Electrically Erasable Programmable ROM）：电可擦除可编程ROM。可用电信号进行清除和重写的存储器。E2PROM使用方便，但存取速度较慢，价格较贵。,（按读写功能分类),按存储介质分类,5.1.2 半导体存储器的主要技术指标,1.容量：指一个存储器芯片能存储的二进制信息。存储器芯片容量=存储单元数每单元的数据位数 例：6264 8KB=8K 8bit 6116 2KB=2K 8bit 1字节=8 bit；1KB=210字节=1024字节；1MB=210KB=1024KB；1GB=210MB=1024MB；1TB=210GB=1024GB。,2.存取时间：存取时间是指向存储器单元写入数据及从存储器单元读出数据所需的时间，有时又称为读写周期。,3.功耗：功耗是存储器的重要指标，不仅表示存储器芯片的功耗，还确定了计算机系统中的散热问题。功耗通常是指每个存储元消耗功率的大小，单位为微瓦/位（W/位）或者毫瓦/位（mW/位）。,4.可靠性：可靠性要求是指对电磁场及温度变化的抗干扰性。存储器的可靠性用平均无故障时间MTBF（Mean Time Between Failures）来表征。MTBF表示两次故障之间的平均时间间隔。MTBF越长，意味着存储器可靠性越高，保持正确运行的能力越强。,5.性能/价格比：“性能”主要包括存储容量、存取周期和可靠性等。性能价格比是一项综合性指标，对不同用途的存储器有不同的要求。选用芯片时，在满足性能要求的条件下，尽量选择价格便宜的芯片。,5.2 随机读写存储器,5.2.1 静态读写存储器SRAM,T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。,T1,T2,A,B,T3,T4,+5V,行选择线有效（高电 平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。,行选择线,列选择线,列选择线有效（高电 平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。,不同的静态RAM的内部结构基本相同，只是在不同容量时其存储体的矩阵排列结构不同。典型的静态RAM芯片如Intel 6116（2K8位），6264（8K8位），62128（16K8位）和62256（32K8位）等。图为SRAM 6264芯片的引脚图，其容量为8K8位，即共有8K（213）个单元，每单元8位。因此，共需地址线13条，即A12A0；数据线8条即I/O8I/O1、WE、OE、CE1、CE2的共同作用决定了SRAM 6264的操作方式。,6264的操作方式,I/O1 I/O8,SRAM 6264引脚图,8086CPU WR RD,6264WE OE,（一）6225662256是32K*8的CMOS静态RAM,补充：典型存储器芯片和译码器芯片,62256工作表,（二）3-8译码器74LS138,5.2.2 动态读写存储器DRAM,1.设 T1导通时（行选线1），将 A1 写入，则C上有电荷。2.行选择线有效时，数据通过T1送至B处；3.列选择线有效时，数据通过T2送至芯片的数据引脚I/O；4.为防止存储电容C放电导致数据丢失，必须定时进行刷新；5.动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）,刷新放大器,一种典型的DRAM如Intel 2164。2164是64K1位的DRAM芯片，片内含有64K个存储单元，所以，需要16位地址线寻址。为了减少地址线引脚数目，采用行和列两部分地址线各8条，内部设有行、列地址锁存器。利用外接多路开关，先由行选通信号RAS选通8位行地址并锁存。随后由列选通信号CAS选通8位列地址并锁存，16位地址可选中64K存储单元中的任何一个单元。2164芯片的引脚和内部结构示意如图所示。,Intel 2164 DRAM芯片引脚图,掩膜ROM芯片所存储的信息由芯片制造厂家完成，用户不能修改。掩膜ROM以有/无跨接管子来区分0/1信息：有为0，无（被光刻而去掉）为1。,5.3.1 掩膜ROM和PROM一、掩膜ROM（Read Only Memory）,5.3 只读存储器ROM,1.由浮栅雪崩注入的FAMOS器件构成。2.当浮栅有足够的电荷积累时，记录的信息为0，没有一定的电荷积累时，信息为1。3.用户可以多次编程。编程加写脉冲后，某些存储单元的PN结表面形成浮动栅，阻挡通路，实现信息写入。4.用紫外线照射可驱散浮动栅（浮栅上的电荷形成光电流漏），原有信息全部擦除（擦除后内容全为“1”），便可再次改写。,可擦除可编程的只读存储器EPROM,常用的典型EPROM芯片有：2716（2K8）、2732（4K8）、2764（8K8）、27128（16K8）、27256（32K8）、27512（64K8）等。,2764封装图,2764操作方式,5.4 存储器与CPU接口的基本技术,接口连接应注意的主要问题,一、CPU总线的负载能力,由于存储器芯片是MOS器件，直流负载很小，它的输入电容为510PF。所以：小系统中，CPU与存储器可直连。大系统常加驱动器。,二、CPU时序与存储器存取时序的配合,选择存储器芯片要尽可能满足CPU取指令和读写存储器的时序要求。一般选高速存储器，避免需要在CPU有关时序中插入TW，降低CPU速度。,三、存储器组织和地址分配,(1)确定整机存储容量。(2)整机存储容量在整个存储空间的位置。(3)选用存储器芯片的类型和数量。(4)划分RAM、ROM区，地址分配，画出地址分配图。,四、控制信号的配合与连接,一般指存储器的WE、OE、CS等与CPU的RD、WR等相连，不同的存储器和CPU其控制信号也不完全相同。,存储器容量的扩充,当单片存储器芯片的容量不能满足系统容量要求时，可多片组合以扩充位数(位扩展)或存贮单元数(字扩展)。,存储芯片,存储模块,存储体,方法 两个芯片的地址线、片选信号 及读/写控制线分别互连；两个芯片的数据线各自独立，一片作低8位（D0D7）,另一片 作高8位（D8D15）。即，每个16位数据的高、低字 节 分别存于两个芯片，一次读/写 操作同时访问两个芯片中的同地 址单元。具体连接如右。,进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（16bit宽度）。,二、单元数扩充（字扩展）例：用8K8bit的6264扩充形成32K8bit的存储区,需要的8K8 芯片数为：32K/8K=4（片）,称地址线A0A12实现片内寻址，A13A14实现片间寻址。,扩充连接图,进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线 片选线。,当单元数与位数都要扩充时，将以上两者结合起来。如：用8K8芯片构成32K16存储区，需要42个芯片。（1）先扩充位数，每2个芯片一组，构成4个8K16芯片组；（2）再扩充单元数，将这4个芯片组组合成32K16存储区。,8086/8088与存储器的连接,设CPU引脚已经外围芯片（锁存器、驱动器），可以连接存贮器或I/O接口电路。以8088系统总线与SRAM连接为例，AB、CB、DB如何连？,地址总线的低位地址线直接与各存储芯片的地址线连接。所需低位地址线的数目N与存储芯片容量L的关系：L2N。地址总线余下的高位地址线经译码后，做各存储芯片的片选。通常M/IO信号也参与片选译码。,一般有三种译码方式：1全译码法片内寻址未用的全部高位地址线都参加译码，译码输出作为片选信号，使得每个存贮器单元地址唯一。译码电路比较复杂。一般用3-8译码器或可编程器件等实现。部分译码法除片内寻址外的高位地址的一部分来译码产生片选信号（简单）线选法用除片内寻址外的高位地址线中的任一根做为片选信号，直接接各存储器的片选端来区别各芯片的地址。,例：用4片6264构成32K8的存贮区。1.全译码法 高位地址线A19A13全部参加译码，产生6264的片选信号。,整个32K8存储器的地址范围：00000H 07FFFH仅占用8088 1M容量的32K地址范围。,用户扩展存储器地址空间的范围决定了存储芯片的片选信号的实现方式。,部分译码法 除片内寻址外的高位地址的一部分来译码产生片选信号（简单）。,3线选法 用除片内寻址外的高位地址线中的任一根做为片选信号，直接接各存储器的片选端来区别各芯片的地址。,特点：线选法也有地址重叠区。地址不连续，但简单。,实际应用中，存储器芯片的片选信号可根据需要选择上述某种方法或几种方法并用。ROM与CPU的连接同RAM。,6.1 I/O接口的基本功能与结构6.2 I/O端口的编址方式6.3 I/O同步控制方式6.4 I/O接口中的中断技术 6.5 I/O接口中的DMA技术 6.6 I/O接口中的数据缓存技术6.7 接口的分类,第六章 I/O 接口,两者的信息类型可能不一样即使都是数字量信息，两者的信息格式、信号时序、传输速度还可能不一样,6.1 I/O接口的基本功能和结构,I/O设备是微机系统必不可少的组成部分。但外部I/O设备并不能直接与微机相连,而需要通过I/O接口与微机相连，这是因为：,6.1.1 接口的基本功能6.1.2 接口的基本结构,总之，就是完成三大总线的转换和连接任务。,不同外设的接口，其功能及与外设的连接、通信方式各不相同。但任何接口电路的基本功能是相同的，有三：,6.1.1 接口的基本功能,作为微型机与外设传递数据的缓冲站正确寻址与微机交换数据的外设提供微型机与外设间交换数据所需的控制逻辑和状态信号。,同样，不同外设接口的内部结构可能千差万别，但其基本结构也是相似的。与接口的基本功能相对应，接口电路必须包含以下三种基本逻辑部件：,I/O数据缓冲寄存器与功能1)对应寄存器地址译码器与功能2)对应读/写控制逻辑与功能3)对应,对于一些比较复杂的接口,为了增强功能和适应不同I/O同步控制方式的需要，往往还要引入一些别的逻辑电路。,6.1.2 接口的基本结构,1.接口电路的典型结构,6.1.2 接口的基本结构,用以确定接口电路的工作方式和功能。,输入缓存器和状态寄存器的输出接在数据总线上,因此它必须有三态输出功能。,通常把接口中可被CPU读/写的寄存器称为I/O端口。端口寄存器的全部或部分端口线被连接到外设上。如图所示:,所谓的I/O操作,是指I/O端口操作，而不是指I/O设备操作，即CPU访问的是与外设相连的I/O端口，而不是笼统的I/O设备。,2.I/O操作,6.1.2 接口的基本结构,6.2.1 存储器映象方式6.2.2 隔离I/O方式6.2.3 Intel系列处理器的I/O编址方式,6.2 I/O端口的编址方式,6.2.1 存储器映象方式,这种方式是将I/O端口与存储器单元同等看待，一起编址，所以也叫统一编址方式。,6.2.1 存储器映象方式,(2)I/O端口数目(即外设数目)只受总存储容量的限制,大大增加了系统的吞吐率。,1.优点：,(1)I/O操作与存储器操作完全相同，无需使用专用I/O指令，而存储器操作指令及其寻址方式非常丰富，从而使I/O功能增强，编程方便、灵活。,(3)使微机系统的读写控制逻辑简单。,6.2.1 存储器映象方式,(2)为识别一个端口，必须对全部地址线译码，增加了地址译码电路的复杂性，并使外设寻址时间增长。,(1)占用了存储器的一部分地址空间，使可用的内存空间减少。,2.缺点：,(3)访问存储器与I/O操作区别不明显。,将I/O端口和存储器分开编址，即两者的地址空间是互相“隔离”的。,6.2.2 隔离I/O方式,有两个地址空间，MPU 使用不同的读写控制信号访问存储器和I/O端口。,MPU必须采用专用I/O指令访问I/O端口，以便产生相应的I/O读写信号。,1.优点：,6.2.2 隔离I/O方式,存储器全部地址空间都不受I/O寻址影响；I/O地址译码较简单，I/O寻址速度较快；使用专用I/O指令和存储器访问指令有明显区别，可使编制的程序清晰易懂，便于检查。,2.缺点：,6.2.2 隔离I/O方式,I/O指令类型少，不如存储器访问指令丰富，使程序设计灵活性较差；I/O指令只能在规定的内部寄存器和I/O 端口间交换信息，处理能力和灵活性不如存储器映象式强；MPU必须提供存储器和I/O两组读写控制信号,增加了控制逻辑的复杂性。,6.2.3 Intel系列处理器的I/O编址方式,Intel系列MPU既可采用隔离I/O编址方式,又可使用存储器映象I/O编址方式。,Intel系列MPU的I/O地址空间关于Intel系列MPU的I/O编址方式的几点说明Intel系列MPU的I/O保护机制,实际的80X86系统中只使用了1K字节的I/O空间，即只用A9A0这十根地址线对I/O寻址，并且对这1K字节的I/O地址空间也大都按AT系统的技术标准作了分配。,80X86都提供一个区别于物理存储器地址空间的独立的I/O地址空间,由216(64K)个可独立寻址的8位端口组成。,两个相邻的8位端口可构成一个16位端口,一般应对准于偶数地址。4个相邻的8位端口可构成一个32位端口(386以上),一般应对准于能被4整除的地址。,1.Intel系列MPU的I/O地址空间,6.2.3 Intel系列处理器的I/O编址方式,这10根I/O地址线并非专设的，而是借用存储器寻址的低10位地址线A9A0。为了与存储器的访间相区别，就要在I/O端口地址译码电路上加限定信号IOR*或IOW*。为了保证DMA控制器访问存储器时，不会同时选通I/O空间中相同地址的端口,在I/O端口地址译码电路中还要加一个限定信号AEN，使得DMAC访问时，AEN=1，禁止I/O端口译码。,2.关于Intel系列MPU的I/O编址方式的几点说明：,6.2.3 Intel系列处理器的I/O编址方式,3.Intel系列MPU的I/O保护机制,6.2.3 Intel系列处理器的I/O编址方式,Intel系列MPU为I/O操作提供了两种保护机制：,用EFLAGS中的IOPL字段控制使用I/O指令访问I/O地址空间的权限。用任务状态段的“I/O允许位映象”控制对I/O地址空间中各具体端口的访问权限。,保护虚地址方式下，当某个程序要访问I/O端口时，CPU先检查是否满足CPLIOPL，如满足，则可访问。如不满足，再对相应于这些端口的所有映象位进行测试。在虚拟8086方式下，处理器不考虑IOPL，只检查I/O允许位映象。,关于保护机制的两点说明：,6.2.3 Intel系列处理器的I/O编址方式,6.3 I/O同步控制方式,I/O同步控制方式是微机基本系统与I/O外设之间数据传送的管理方法，是微机系统的一种调度策略。,输入过程,输出过程,输入,输出,、由输入指令完成,、由输出指令完成,I/O设备的同步控制方式通常有四种：,程序查询式控制中断驱动式控制直接存储器存取式控制延时等待式控制,6.3 I/O同步控制方式,(1)特点：,I/O操作总是由MPU通过程序查询外设的状态来启动，即总是MPU主动，I/O被动。,(2)硬件接口结构,输入接口 输出接口,1.程序查询式控制,1.查询式2.中断式3.DMA式4.等待式,6.3 I/O同步控制方式,输入接口硬件结构,1.查询式2.中断式3.DMA式4.等待式,6.3 I/O同步控制方式,输出接口,MPU,1.查询式2.中断式3.DMA式4.等待式,6.3 I/O同步控制方式,它是一种天然的同步控制机构，能很好地协调MPU与外设之间的工作，数据传送可靠。接口简单,硬件电路不多，查询程序也不复杂。,在MPU使用效率与响应实时性间有矛盾,软件开销大，MPU使用效率低。,缺点：,这种I/O控制方式是优是劣，不能一概而论,要看具体应用场合。,优点：,(3)评 价,1.查询式2.中断式3.DMA式4.等待式,6.3 I/O同步控制方式,1.查询式2.中断式3.DMA式4.等待式,(1)特点：每次I/O操作都是由I/O设备向MPU发中断请求而启动的，即I/O主动，MPU被动。,(2)接口电路结构,2.中断驱动式控制,6.3 I/O同步控制方式,6.3 I/O同步控制方式,1.查询式2.中断式3.DMA式4.等待式,I/O设备较多时，硬件复杂，需以一系列中断逻辑电路作为支持；因为中断方式本身是一种异步控制机构，中断请求信号的出现完全是随机的，故软件开发和调试比程序查询式复杂、困难。,缺点：,优点：,既能节省MPU时间,提高计算机使用效率，又能使I/O设备的服务请求得到及时响应，较好地解决了效率与实时性间的矛盾。,鉴于上述原因，如不是实时性要求很高、非使用中断驱动式控制不可的地方，还是尽量用程序查询式控制为好，或者把两种控制方式结合起来。,(3)优缺点,3.直接存储器存取式控制,I/O设备必须通过MPU才能和存储器交换信息。每次I/O操作的引发方式无论是软件查询引发还是硬件中断引发，引发后的具体数据传输过程则都是由软件控制完成的。,而DMA方式无需MPU介入，进入DMA工作状态后，数据完全是在硬件(DMAC)控制下在I/O设备和存储器间直接交换，因此速度可大大提高。,前两种的共同特点是：,6.3 I/O同步控制方式,1.查询式2.中断式3.DMA式4.等待式,软件延时硬件延时,这是一种无需控制的I/O操作方式,只有在外部控制过程的各种动作时间是固定的，且是已知的条件下才能使用。,两种方法：,4.延时等待式控制,1.查询式2.中断式3.DMA式4.等待式,6.4.1 中断的基本概念与分类6.4.2 中断优先级与中断嵌套6.4.3 中断响应条件6.4.4 中断服务判决 6.4.5 中断处理过程,6.4 I/O接口中的中断技术,6.4.1 中断的基本概念与分类,1.中断的定义 中断是指CPU在执行当前程序的过程中，由于某种随机出现的外设请求或CPU内部的异常事件,使CPU暂停正在执行的程序而转去执行相应的服务处理程序；当服务处理程序运行完毕后，CPU再返回到暂停处继续执行原来的程序。,中断是为解决CPU与外设之间的信息交换问题而引入的。但现代意义上的中断已不仅仅应用于I/O控制，也应用到CPU内部的指令中断和内部异常处理。,微机系统的中断可分为两大类：,2.中断分类,硬中断软中断,指由CPU外部事件引起的中断，又叫外中断，简称中断。又分为：非屏蔽中断NMI 可屏蔽中断INTR 前者不受CPU内部的中断允许标志IF的控制，而后者受控制。,指由CPU内部原因引起的中断，也叫内中断，统称为异常。又分为两大类：指令引起的异常 处理器检测的异常,6.4.1 中断的基本概念与分类,6.4.2 中断优先级与中断嵌套,当多个中断源同时申请中断时,CPU同一时刻只能响应一个中断源的申请，应按各中断源的轻重缓急程度来确定它们的优先级别。优先级高的中断先响应。,中断嵌套是指在优先级已定的情况下，低优先级的中断服务程序可以被高优先级的中断源所中断，等高优先级的中断服务程序结束后，再返回去执行被中断的低优先级中断服务程序。,主程序,1#中断服务程序,2#中断服务程序,3#中断服务程序,（中断优先级：3#2#1#）,嵌套的级数原则上不限，只取决于堆栈深度，实际上与要求的中断响应速度也有关。,中断嵌套示意图：,6.4.2 中断优先级与中断嵌套,1#中断服务程序,2#中断服务程序,3#中断服务程序,6.4.3 CPU响应中断的条件,CPU对中断源发出的中断请求是否响应，视中断源而有所不同：,对内中断和非屏蔽中断请求，可在当前指令执行前或执行后直接转入中断周期，由内部硬件自动执行预定的操作；对外部可屏蔽中断请求，通常要满足一定的条件才能响应。,CPU响应外部可屏蔽中断请求，通常要满足以下条件：,置位了中断请求触发器。中断屏蔽触发器处于非屏蔽状态。CPU内部是中断开放的（CPU内部中断允许触发器IF=1）。没有更高优先级别的中断请求正在被响应或正发出、正挂起。CPU正在执行的现行指令已经结束。,6.4.3 CPU响应中断的条件,6.4.4 中断服务判决,在有多中断源的微机系统中，凡存在多个中断源合用一根中断请求线的情况，都存在一个多中断请求的服务判决问题。主要包括两方面：,判别哪个中断请求源的优先权最高，确定为谁服务；将程序转移到相应的中断处理程序入口。,程序查询式判决中断向量式判决,6.4.4 中断服务判决,解决这一问题的方法通常有两种：,这是一种软件为主的判决方法。所需的硬件支持最少，主要需要一个带三态缓冲的中断请求锁存器作为状态输入口，以供MPU查询用。,1.查询式判决原理,程序查询 式 判 决 中断向量 式 判 决,6.4.4 中断服务判决,程序查询 式 判 决 中断向量 式 判 决,2.查询式中断流程图,6.4.4 中断服务判决,优点：硬件简单，程序层次分明，只要改变 程序中查询的顺序而不必改变硬件连 接，即可方便地改变外设的中断优先 级。,缺点：中断源较多时,中断响应速度慢，CPU 使用效率降低。,3.查询式判决的优缺点,程序查询 式 判 决 中断向量 式 判 决,6.4.4 中断服务判决,这是一种硬件为主的判决方法。主要用硬件电路对中断源进行优先级排队,并将程序引导到有关I/O 的中断服务程序入口。具体实现方案有:菊花链优先级判决 并行优先级判决,中断向量式判决,程序查询 式 判 决 中断向量 式 判 决,6.4.4 中断服务判决,每个I/O设备除有中断请求逻辑外，还必须包含一个中断向量发生器;当IACK有效并到达某个提出了中断请求的I/O设备的输入端时，该设备将其识别码(也叫中断向量号)置于数据总线上。,1.菊花链优先级判决,程序查询 式 判 决 中断向量 式 判 决,6.4.4 中断服务判决,其核心部件是一个优先级编码器和各中断源公用的中断向量发生器。当IACK有效时，中断向量发生器将把与最高优先级中断请求源对应的中断向量号送上数据总线DB。,2.并行优先级判决,程序查询 式 判 决 中断向量 式 判 决,6.4.4 中断服务判决,无论菊花链还是并行结构,当MPU在中断响应周期中收到中断向量号后，便通过计算或查表得到中断向量(即中断服务程序入口地址)，并自动进入和执行相应的中断服务程序。,6.4.5 中断处理过程,响应中断请求,保证中断处理完毕后能返回原程序，从断点开始正确执行。保护内容包括：CPU标志寄存器FR 断点地址PC 中断处理将用到的CPU内部寄存器,以便执行中断服务程序时，能响应更高级别的中断源请求。,完成I/O操作或异常事件处理,是整个中断处理程序的核心。,以便恢复现场时不被其他中断打断。,以便中断返回后可响应新的中断,6.5 I/O接口中的DMA技术,DMA方式不仅用于高速I/O设备与存储器之间的数据传输，也常用于存储器与存储器之间、I/O设备与I/O设备之间的数据传输。如：,6.5.1 DMA操作的一般过程6.5.2 DMA操作控制器,磁盘、光盘与内存之间的数据交换；图像与图形显示；高速数据采集系统；,DMA操作的过程取决于DMAC接管总线的方式。DMAC通常有三种从MPU接管总线的方式：,使MPU暂时放弃总线控制权 暂停MPU时钟脉冲 窃取MPU空闲时间,6.5.1 DMA操作的一般过程,第一种方式下DMA操作过程示意：,6.5.1 DMA操作的一般过程,6.5.2 DMA操作控制器,6.6 I/O接口中的数据缓存技术,单级数据缓存器 FIFO数据缓存器 双口SRAM数据缓存器,6.6.1 单级数据缓存器,单级数据缓存器在电路结构上，实际上就是一个寄存器或锁存器。,用于输出接口中数据缓存时，只需一般（单纯的）寄存器或锁存器即可；用于输入接口中数据缓存时，必须采用具有三态输出功能的寄存器或锁存器，或者采用一般寄存器或锁存器加上三态缓冲器构成。,1.带三态输出的单级缓存器结构,寄存器或锁存器,用寄存器时，是在CP上升沿寄存数据；用锁存器时，是在CP为高电平期间输出跟随输入变，CP下降沿时才将输入数据锁定寄存。,6.6.1 单级数据缓存器,2.单级数据缓存器的连接,6.6.1 单级数据缓存器,6.6.2 FIFO数据缓存器,1.基于寄存器阵列的结构,6.6.2 FIFO数据缓存器,2.基于RAM阵列的结构,6.6.3 双口SRAM数据缓存器,它是指具有两套独立总线、对外提供两个独立读/写端口的静态RAM存储器。,有两种结构形式：两个端口完全相同的对称结构；两个端口不完全相同的非对称结构。,用户交互接口内务操作接口传感器接口控制接口,1.按接口所连外设的形式和功能不同，接口通常分为：,接收来自用户的信息或向用户发送信息所需的接口电路。,使微处理器能发挥最基本的处理和控制功能所必需的接口电路。如：时钟电路、内存接口等。,解决信号的功率放大和数模转换两大问题。,将传感器输出信号转换成微机所能接受的数字量。,6.7 接口的分类,6.7 接口的分类,并行接口串行接口,可编程接口不可编程接口,3.按可编程的性质，可分为：,2.按外设的数据传输方式，可分为：,