数字逻辑：同步时序逻辑.ppt
第四章同步时序逻辑,数字逻辑 第四章同步时序逻辑,1/106,结构模型,数字逻辑 第四章同步时序逻辑,2/106,数学模型,状态：能够持续一定时间阶段的本体条件。与其他条件区分各条件间非连续状态转换是对事件的反应 现态Qn，次态Qn+1 输出函数 Zi=fi(x1,xn,Q1,Qr)激励函数 Yi=gi(x1,xn,Q1,Qr),数字逻辑 第四章同步时序逻辑,3/106,Mealy与Moore,Mealy型：Zi=fi(x1,xn，Q1,Qr)基于迁移输出依赖于状态和输入Moore型：Zi=fi(Q1,Qr)基于状态输出仅依赖于状态,数字逻辑 第四章同步时序逻辑,4/106,触发器（flip-flop）,触发器是具有记忆功能的逻辑器件。触发器有两个输出端，且在稳态时两个输出端状态刚好相反，分别用Q和/Q表示。,数字逻辑 第四章同步时序逻辑,5/106,基本RS触发器,数字逻辑 第四章同步时序逻辑,6/106,基本RS触发器描述,数字逻辑 第四章同步时序逻辑,7/106,同步RS触发器,数字逻辑 第四章同步时序逻辑,8/106,同步RS触发器描述,数字逻辑 第四章同步时序逻辑,9/106,D触发器,数字逻辑 第四章同步时序逻辑,10/106,D触发器描述,数字逻辑 第四章同步时序逻辑,11/106,主从JK触发器,数字逻辑 第四章同步时序逻辑,12/106,JK触发器分析,数字逻辑 第四章同步时序逻辑,13/106,JK触发器描述,数字逻辑 第四章同步时序逻辑,14/106,T触发器（JKT）,数字逻辑 第四章同步时序逻辑,15/106,异步输入端,如果要使触发器初始状态为0，可由/RD端送入0来实现；如果让触发器状态为1，则/SD端输入0信号。此时触发器状态变化不受cp影响，故称异步输入。正常工作时，和均接高电平。同步端：与cp同步。,数字逻辑 第四章同步时序逻辑,16/106,JK触发器转换D触发器（公式法）,数字逻辑 第四章同步时序逻辑,17/106,JK触发器转换D触发器（图形法）,数字逻辑 第四章同步时序逻辑,18/106,T触发器转换为JK触发器（公式法）,数字逻辑 第四章同步时序逻辑,19/106,T触发器转换为JK触发器（图形法）,数字逻辑 第四章同步时序逻辑,20/106,特性函数,特性函数就是次态Qn+1的逻辑表达式，也称为次态函数。如：当RS0时,数字逻辑 第四章同步时序逻辑,21/106,激励表(excitation table),激励表又称驱动表。它表明触发器由现态转换到次态，对其输入状态的要求。,数字逻辑 第四章同步时序逻辑,22/106,状态图(state diagram),状态图是状态转换图的简称。用状态转换图描述时序电路的逻辑功能，不仅能反映出输出状态与当时输入之间的关系，还能反映输出状态与电路原来状态之间的关系。状态图分原始状态图和编码状态图。,数字逻辑 第四章同步时序逻辑,23/106,状态表(state table),状态表是状态转换表的简称。状态表和状态图在表示时序电路逻辑的实质是一样的，只是形式不同。,数字逻辑 第四章同步时序逻辑,24/106,波形图(waveform diagram),数字逻辑 第四章同步时序逻辑,25/106,时序逻辑分析步骤,根据给定逻辑图给出激励表并写出每个触发器的激励函数，即写出触发器输入信号的逻辑函数表达式。将各触发器的激励函数代入各自的特性函数中，求得次态函数。求出cp作用下的给定逻辑图的状态转换图(状态转换表或波形图)。（写出给定逻辑图的输出函数。）时序逻辑功能。,数字逻辑 第四章同步时序逻辑,26/106,实例,数字逻辑 第四章同步时序逻辑,27/106,实例,数字逻辑 第四章同步时序逻辑,28/106,实例,数字逻辑 第四章同步时序逻辑,29/106,实例,数字逻辑 第四章同步时序逻辑,30/106,实例,数字逻辑 第四章同步时序逻辑,31/106,实例,数字逻辑 第四章同步时序逻辑,32/106,实例,数字逻辑 第四章同步时序逻辑,33/106,实例,数字逻辑 第四章同步时序逻辑,34/106,实例,数字逻辑 第四章同步时序逻辑,35/106,时序逻辑设计步骤,第一步，分析设计要求，建立原始状态图和状态表。第二步，进行状态化简。以便消去多余状态，得到最小化状态表。第三步，进行合理的状态编码。也就是将用数字或者符号表示的状态，给予合理的二进制编码。第四步，选择存储器件，并求出激励函数和输出函数。第五步，画出逻辑图。第六步，对所设计的逻辑电路进行必要的讨论。,数字逻辑 第四章同步时序逻辑,36/106,信号序列检测器,数字逻辑 第四章同步时序逻辑,37/106,可重叠,数字逻辑 第四章同步时序逻辑,38/106,不可重叠,数字逻辑 第四章同步时序逻辑,39/106,状态化简,在建立原始状态表的过程中，设置状态的目的在于：利用这些状态记住输入的历史情况，以便对其后的输入产生相应的输出。如果所设置的两个状态，对输入的所有序列，产生的输出序列完全相同，则两个状态可以合并为一个状态。这就是状态化简的基本原理。,数字逻辑 第四章同步时序逻辑,40/106,状态化简实例,数字逻辑 第四章同步时序逻辑,41/106,状态化简实例,数字逻辑 第四章同步时序逻辑,42/106,状态合并,在所有不同的现输入下，现输出都分别相同在所有不同的现输入下，次态分别为下列情况之一：两个次态完全相同；两个次态为现态本身或者为现态交错；两个次态为状态对循环中的一个状态对；两个状态的某一后继状态对可以合并。,数字逻辑 第四章同步时序逻辑,43/106,蕴含表法,蕴含表法又称表格法，它是一种有规律的方法。它的基本指导思想是：首先对原始状态表中的所有状态都进行两两比较，找出等价对；然后，利用等价的传递性，得到等价类，最大等价类；最后，建立最小化状态表。蕴含表是直角边格数相等的直角三角形网格，直角边的格数等于原始状态表中状态数减1。垂直方向“缺头”，水平方向“少尾”。蕴含表中每个小格表示一个状态对。,数字逻辑 第四章同步时序逻辑,44/106,蕴含表法化简步骤,作蕴含表。顺序比较。将比较的结果填入小方格内两个状态是等价：“”两个状态不等价：“X”待定状态：次态对关联比较 对上一步骤中的待定状态追踪考察 根据等价具有传递件找最大等价类，作最小化状态表,数字逻辑 第四章同步时序逻辑,45/106,蕴含表法化简实例,数字逻辑 第四章同步时序逻辑,46/106,蕴含表法化简实例,数字逻辑 第四章同步时序逻辑,47/106,蕴含表法化简实例,数字逻辑 第四章同步时序逻辑,48/106,状态分配,在求得最小化状态表之后，需要将用字母或者数字表示的每一个状态，指定一个二进制代码，以便设计逻辑电路。所谓状态分配就是形成二进制代码的过程，也称为状态编码、状态赋值。触发器的数目,数字逻辑 第四章同步时序逻辑,49/106,次佳编码方法,在相同输入条件下，如果次态相同，则现态应给予相邻编码。在不同输入条件下，同一现态的各次态应采用相邻编码。在相同输入条件下，若输出相同，则两个现态应采用相邻的编码。,数字逻辑 第四章同步时序逻辑,50/106,次佳编码实例,数字逻辑 第四章同步时序逻辑,51/106,次佳编码实例,根据次佳编码原则1)，则状态A和B应取相邻编码，状态A和C应取相邻编码；根据次佳编码原则2)应对C和D，A和C，B和D，A和B分别给予相邻编码；根据原则3)应对A，B，C，D四个状态给予相邻编码，因为它们输出相同。优先满足A和B，A和C分别取相邻编码。,数字逻辑 第四章同步时序逻辑,52/106,次佳编码实例,
