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    数字电路与逻辑设计(周洪敏)第6章课件.ppt

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    数字电路与逻辑设计(周洪敏)第6章课件.ppt

    1,异步计数器的分析和设计,2,一、异步计数器的分析,特点:各触发器的CP脉冲不是同一个,以至状态翻转不在同一时刻发生。优点:同样性能的计数器,异步计数器结构比同步计数器简单。缺点:分析与设计比同步计数器复杂些。计数器速度较慢。,3,例1:分析下图所示的异步计数器:,解:1)Ji=Ki=1 2)Q1n+1=Q1nCP Q2n+1=Q2nQ1n Q3n+1=Q3nQ2n Z=Q3Q2Q1,4,3)列状态转移表:,Q1n+1=Q1nCP Q2n+1=Q2nQ1nQ3n+1=Q3nQ2n Z=Q3Q2Q1,5,电路的工作波形图,6,M=2n的异步二进制加法计数器的一般规律:,(1)由n个TFF构成。,(2)计数脉冲CP送至第一级触发器的时钟CP1。,(3)后一级输出Qi+1是前一级输出Qi的二分频,且在Qi的下降沿触发翻转,因此,对于JKFF:QiCPi+1 对于DFF:QiCPi+1,进位信号Z=Q1 Q2Qn,7,用DFF构成的3位二进制异步加法计数器电路,如图6.5.5所示。,图6.5.5 用DFF构成的3位二进制异步加法计数器,8,1 2 3 4 5 6 7 8,CP,Q1 0 1 0 1 0 1 0 1 0,Q2 0 1 1 0 0 1 1 0 0,Q3 0 1 1 1 1 0 0 0 0,异步二进制减法计数器的波形图,9,M=2n的异步二进制减法计数器的一般规律:,(1)由n个TFF构成。,(2)计数脉冲接第一级触发器的时钟CP1。,(3)后一级输出Qi+1是前一级输出Qi的二分频,且在Qi的上升沿触发,因此,对于JKFF:QiCPi+1 对于DFF:QiCPi+1,进位信号Z=Q1 Q2Qn,10,例2:分析下图异步计数器的功能,11,解:1)激励方程:J1=Q3n K1=1 J2=K2=1 J3=Q1nQ2n K3=Q1n 2)次态方程 Q1n+1=Q3nQ1nCP Q2n+1=Q2nQ1n=Q2nQ1n Q3n+1=Q2nQ3nQ1n+Q1nQ3nCP,12,Q3n+1 Q2n+1 Q1n+1,2)次态方程 Q1n+1=Q3nQ1nCP Q2n+1=Q2nQ1n=Q2nQ1n Q3n+1=Q2nQ3nQ1n+Q1nQ3nCP,13,3)列状态转移表:,4)该计数器为M=5具有自启动性的异步计数器,14,异步计数器的设计,在异步二进制计数器的基础上,用脉冲反馈法实现任意进制计数器。,15,例:用脉冲反馈法设计异步8421BCD码计数器。,解:1)首先用4个TFF实现M=16的异步计数器,2)用异步复0法实现M=10的计数器,用基本SRFF实现可靠复位。,16,电路图为:,17,图6.5.7 7490(a)逻辑电路,三、异步MSI计数器,18,图6.5.7 7490(a)逻辑电路,19,表6.5.3 FF0 的状态转移表,20,表6.5.4 7490 Q3Q2Q1的状态转移表,21,(2)逻辑框图,图6.5.7 7490(b)框图,22,图6.5.8 7490用作8421BCD计数器时的接法,23,图6.5.8 7490用作8421BCD计数器时的接法,24,表6.5.5 7490作8421BCD计数时的状态转移表,25,图6.5.9 7490用作5421BCD计数器时的接法,26,图6.5.9 7490用作5421BCD计数器时的接法,27,表6.5.6 7490作5421BCD计数时的状态转移表,28,图6.5.10 7490作5421BCD计数时的工作波形,29,(4)功能表,表6.5.7 7490功能表,30,CP,扩展7490可实现百进制计数器:,31,例:试用7490用复0法设计M=6的计数器。,解:7490为异步复0方式,起跳状态为S6,,即:(0110)8421BCD。电路图如下所示:,图6.5.14(b)异步复0法,32,Q3 Q2 Q1 Q0 7490 CP1(2)CP0 R01R02 S91S92,Q3 Q2 Q1 Q0 7490 CP1(1)CP0 R01R02 S91S92,CP,RD,SD,Q,Q,1,1,用7490实现M=43的计数器:,33,用T213构成M=12的异步计数器,34,作业,6.166.186.196.22,

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