数字电路与系统(何艳)第六章课件.ppt
2023/10/14,第六章 时序逻辑电路,1,第三节 时序电路的设计,一、同步时序电路的设计,(1)作原始状态转移表或原始状态转移图；,(2)化简原始状态转移表；,1.设计步骤,2.设计举例,(3)状态编码（状态分配）；,(4)选定触发器类型，并根据二进制状态转移表（或称编码后的状态转移表）设计各触发器的 激励函数和电路的输出函数。,2023/10/14,第六章 时序逻辑电路,2,第三节 时序电路的设计,一、同步时序电路的设计,1.设计步骤,(1)根据要求，建立原始状态转移表或原始状态转移图；,输入/出变量个数；,状态间的转换关系（输入条件、输出要求）,状态个数；,2023/10/14,第六章 时序逻辑电路,3,(4)选定触发器类型并根据二进制状态转移表（或称编码后的状态转移表）设计各触发器的激励函数和电路的输出函数；,(6)作逻辑电路图。,(2)化简原始状态转移表（状态简化或状态合 并）；,(3)进行状态编码（也称状态分配）；,(5)自启动性检查；,2023/10/14,第六章 时序逻辑电路,4,2.设计举例,(1)作原始状态转移表或原始状态转移图,例6.3.1 1001序列检测器的功能是每当检测到有序列码1001输入时，输出为“1”，其余情况下输出均为“0”。试建立该检测器的原始状态转移图和原始状态转移表。,2023/10/14,第六章 时序逻辑电路,5,解：输入变量为X、输出变量为Z；,图 6.3.1 例6.3.1的示意图,初态（没有序列信号输入时电路的状态）为S0,设X恰为1001。,状态个数的确定；,2023/10/14,第六章 时序逻辑电路,6,状态间的转换关系,1/0,0/0,1/1,0/0,图 6.3.2 例6.3.1的状态转移图,1001001,2023/10/14,第六章 时序逻辑电路,7,图 6.3.3 例6.3.1的原始状态转移图,0/0,1/0,1/0,0/0,11,101,1000,2023/10/14,第六章 时序逻辑电路,8,表 6.3.1 图6.3.3的原始状态转移表,2023/10/14,第六章 时序逻辑电路,9,(2)化简原始状态转移表,原始状态转移表,a.完全描述的原始状态转移表；,b.非完全描述的原始状态转移表；,2023/10/14,第六章 时序逻辑电路,10,从时序电路外部来看，只有输入X和输出Z，若分别以状态A和B为起始状态，在同一个可能出现的输入序列（由X端输入）的作用下，产生的输出序列（由Z端输出）相同。则称A和B等价。记作 AB。,等价状态对,2023/10/14,第六章 时序逻辑电路,11,例6.3.2 化简原始状态转移表6.3.2。,表 6.3.2 例6.3.2的原始状态转移表,2023/10/14,第六章 时序逻辑电路,12,进行顺序比较，作隐含表,解：作状态对图,BE,BE,BC,图 6.3.4(a),(b),2023/10/14,第六章 时序逻辑电路,13,进行关联比较,图 6.3.4(c),2023/10/14,第六章 时序逻辑电路,14,作最简状态转移表,a.列出所有的等价对。,b.列出最大等价类。,c.进行状态合并，并列出最简状态表。,BC、DE,A、BC、DE,将BC合并为状态b，DE合并为d，A用a表示。,2023/10/14,第六章 时序逻辑电路,15,表 6.3.5 例6.3.2的最简状态转移表,2023/10/14,第六章 时序逻辑电路,16,Q2n+1,1,1,1,在X的某种输入下具有相同次态的现态,(3)状态编码（状态分配）,2023/10/14,第六章 时序逻辑电路,17,同一现态在相邻输入下的不同次态,Q1n+1,2023/10/14,第六章 时序逻辑电路,18,在X的所有输入下，都具有相同输出的现态,Z,2023/10/14,第六章 时序逻辑电路,19,例6.3.3 对表6.3.6进行状态编码。,表 6.3.6 例6.3.3的状态转移表,2023/10/14,第六章 时序逻辑电路,20,解：由状态数M确定代码位数n,按优先级别确定应相邻的状态,a.X=0时具有相同次态的现态为：,AB、AC、AD、BC、BD、CD,X=1时具有相同次态的现态为：,CD,所以，n=2。,2023/10/14,第六章 时序逻辑电路,21,b.同一现态在相邻输入下的不同次态为：,AB、AC、AD、AD,c.在所有输入下都具有相同输出的现态：,AB、AC、BC,CD、AD、AB或AC、其它,编码时应相邻的状态，按优先级别从高到低依次为：,状态编码,2023/10/14,第六章 时序逻辑电路,22,图 6.3.5 状态编码卡诺图,2023/10/14,第六章 时序逻辑电路,23,作二进制状态转移表,表 6.3.7 例6.3.3的二进制状态转移表,2023/10/14,第六章 时序逻辑电路,24,(4)选定触发器类型，并根据二进制状态转移表（或称编码后的状态转移表）设计各触发器的激励函数和电路的输出函数,例 6.3.4 设二进制状态转移表如表6.3.8所示，试设计实现该表功能的同步时序电路。,解：根据二进制状态转移表和触发器的激励表列出所要设计的同步时序电路的综合表。,2023/10/14,第六章 时序逻辑电路,25,表 6.3.8 例6.3.4的二进制状态转移表,0,1,0,Q2 Q1,01/0,00/0,1,01/1,00/0,0,10/0,00/0,0,X=1,X=0,Q2 Q1/Z,n,n,n+1,n+1,2023/10/14,第六章 时序逻辑电路,26,表 6.3.9 例6.3.4的选用DFF和JKFF时的综合表,2023/10/14,第六章 时序逻辑电路,27,2023/10/14,第六章 时序逻辑电路,28,2023/10/14,第六章 时序逻辑电路,29,选用JKFF时，所设计的电路如图6.3.7所示。,2023/10/14,第六章 时序逻辑电路,30,图6.3.7 例6.3.4的逻辑电路,2023/10/14,第六章 时序逻辑电路,31,作业题,6.2,6.3(1),
