数字电子技术第五章时序逻辑电路5计数器芯.ppt

（一）4位二进制同步加法计数器芯片74X161,引脚分布,逻辑符号,带引脚名的逻辑符号,一、常用中规模计数器芯片,第五节 常用中规模计数器芯片及应用,内部逻辑电路图,简化符号,74X161的功能表,异步清零，同步置数,（二）4位二进制同步加法计数器芯片 74X163,引脚分布,逻辑符号,带引脚名的逻辑符号,简化符号,同步清零,（三）4位二进制同步可逆计数器芯片74 X 191,引脚分布,逻辑符号,带引脚名的逻辑符号,简化符号,74X191的功能表,没有清零，异步置数,（四）4位二进制同步可逆计数器芯片74X193,74X193的功能表,异步清零，异步置数,（五）8421BCD码同步加法计数器74X160芯片,74X160的功能表,（六）二-五-十进制异步加法计数器74X290,74X290内部逻辑电路图,74X290的功能表,二进制状态图,五进制状态图,8421码十进制逻辑电路图,5421码十进制逻辑电路图,几种集成计数器的比较,二、集成计数器的应用,*（一）计数器容量扩展*（二）组成任意进制计数器（三）组成分频器（四）组成序列信号发生器（五）组成顺序脉冲发生器,（一）计数器容量扩展,将多个计数器进行级联，就可以扩大计数范围。如：m个模N计数器级联，可以实现Nm的计数器。计数器级联的方式有两种：1、级间串联进位方式异步级联方式 2、级间并联进位方式同步级联方式,（一）计数器容量扩展,1.同步级联方式,两片74X161同步级联组成8位二进制加法计数器的逻辑电路图,2.异步级联方式,（1）两片74X161异步级联构成256进制计数器,时序图,（2）两片74X193异步级联构成256进制计数器,时序图,（3）两片74X290异步级联构成100进制计数器,时序图,（二）组成任意进制计数器,实际应用中，可以用现有的二进制或十进制计数器，利用其清零端或预置数端，外加适当的门电路连接而成。方法有两种：1、反馈清零法 2、反馈置数法,用模N的计数器构成任意模值的M计数器1.若MN，需要多片N进制计数器级联，同步级联或异步级联，然后再用反馈清零或反馈置数法构成M进制计器。,1.反馈清零法-适用于有清零输入端的集成计数器,（1）同步反馈清零法例5-13 用集成计数器74X163和必要的门电路组成6进制计数器，要求使用反馈清零法。,时序图,（2）异步反馈清零法,例5-14 用集成计数器74X161和必要的门电路构成6进制计数器，要求使用反馈清零法。,1.反馈清零法,时序图,完整状态转换图,2.反馈置数法适用于有预置功能的集成计数器,（1）同步反馈置数法例5-15 用集成计数器74X160和必要的门电路组成7进制计数器，要求该电路的有效状态是Q3Q2Q1Q 0按“加1”的顺序从0011 到1001循环变化。,时序图,完整状态转换图,用RCO端来实现,（2）异步反馈置数法,例5-16 用集成计数器74X193和必要的门电路组成10进制计数器，要求用反馈置数法实现。,逻辑电路图,完整的状态图,例5-17 用74X160组成48进制计数器。,整体反馈清零法,将高位片的Q2和低位片的Q3通过与非门接至两芯片的清零端,大模分解法：将M分解为多个因数相乘（每个因数小于单片计数器的最大值），可先用n片计数器分别组成模值为M1、M2、Mn的计数器，然后再级联成M=M1M2.Mn的计数器。,（三）组成分频器,解：因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可。,例 某石英晶体振荡器输出脉冲信号的频率为32768Hz，用74161组成分频器，将其分频为频率为1Hz的脉冲信号。,（四）组成序列信号发生器,序列信号在时钟脉冲作用下产生的一串周期性的二进制信号。,例：用74161及门电路构成序列信号发生器。,其中74161与G1构成了一个模5计数器。由于 因此，这是一个01010序列信号发生器，序列长度P=5。,用计数器辅以数据选择器可以方便地构成各种序列发生器。构成的方法如下：第一步 构成一个模P计数器；第二步 选择适当的数据选择器，把欲产生的序列按规定的顺序加在数据选择器的数据输入端，把地址输入端与计数器的输出端适当地连接在一起。,例 试用计数器74161和数据选择器设计一个01100011序列发生器。,解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列，从而得电路如图所示。,（五）组成脉冲分配器,脉冲分配器是数字系统中定时部件的组成部分，它在时钟脉冲作用下，顺序地使每个输出端输出节拍脉冲，用以协调系统各部分的工作,