《微电子学概论》第五章集成电路设计.ppt

集成电路设计II,分层分级设计思想设计信息描述方法图形描述语言描述IC设计流程（TOPDOWN）系统功能设计逻辑和电路设计版图设计,上次课内容,OUTLINE,集成电路设计特点及设计信息描述典型设计流程集成电路的设计规则和全定制设计方法专用集成电路的设计方法几种集成电路设计方法的比较可测性设计技术,种类繁多的集成电路,集成电路设计中要考虑的因素,衡量集成电路设计是否成功的参数：,性能指标：功能、时序、速度、功耗、可靠性芯片的尺寸：制作成本设计周期：工程花费和进度测试的难易以及可测性：工程花费、制作成本、进度,IC设计与工艺制备之间的接口 制定目的：使芯片尺寸在尽可能小的前提下，避免线条宽度的偏差和不同层版套准偏差可能带来的问题，尽可能地提高电路制备的成品率 什么是设计规则？考虑器件在正常工作的条件下，根据实际工艺水平(包括光刻特性、刻蚀能力、对准容差等)和成品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制，主要包括线宽、间距、覆盖、露头、凹口、面积等规则，分别给出它们的最小值，以防止掩膜图形的断裂、连接和一些不良物理效应的出现。,设计规则（版图设计规则）,设计规则的表示方法以为单位：把大多数尺寸（覆盖，出头等等）约定为的倍数 与工艺线所具有的工艺分辨率有关，线宽偏离、理想特征尺寸的上限以及掩膜版之间的最大套准偏差，一般等于栅长度的一半。优点：版图设计独立于工艺和实际尺寸，使设计规则简化。缺点：造成芯片面积的浪费或工艺难度增加。以微米为单位：每个尺寸之间没有必然的比例关系。提高每一尺寸的合理度；简化度不高,全定制设计方法、定制设计方法、半定制设计方法、可编程逻辑器件以及基于这些方法的兼容设计方法,布图设计方法（布图风格划分）,常用集成电路设计方法,设计方法选取的主要依据：设计周期、设计成本、芯片成本、芯片尺寸、设计灵活性、保密性和可靠性等 最主要的：设计成本在芯片成本中所占比例 芯片成本CT：,小批量的产品：减小设计费用；大批量的产品：提高工艺水平，减小芯片尺寸，增大圆片面积,常用集成电路设计方法,全定制设计,版图设计时采用人工设计，对每个器件进行优化，芯片性能获得最佳，芯片尺寸最小设计周期长，设计成本高，适用于性能要求极高或批量很大的产品，模拟电路。符号式版图设计：用一组事先定义好的符号来表示版图中不同层版之间的信息，通过自动转换程序转换成版图 不必考虑设计规则的要求；设计灵活性大符号间距不固定，进行版图压缩，减小芯片面积,全定制设计流程,OUTLINE,集成电路设计特点及设计信息描述典型设计流程集成电路的设计规则和全定制设计方法专用集成电路的设计方法几种集成电路设计方法的比较可测性设计技术,专用集成电路（ASIC：Application-Specific Integrated Circuit）（相对通用电路而言）针对某一应用或某一客户的特殊要求设计的集成电路 批量小、单片功能强：降低设计开发费用主要的ASIC设计方法：标准单元设计方法（Standard Cell）：定制积木块设计方法（Building Block Layout）：定制门阵列设计方法（Gate Array）：半定制可编程逻辑器件设计方法,掩膜版方法,标准单元设计方法（SC方法）,标准单元：预先设计完毕并存放在单元库中的元件，这些元件，这些元件在逻辑功能层次和版图层次都经过优化、验证和标准化设计。标准单元设计中，用图形或硬件描述语言从标准单元库中调用事先经过精心设计的逻辑单元，并排列成行，行间留有可调整的布线通道。在布局、布线阶段，库单元的版图也同时被调用，通过自动布局和布线，按功能要求将各内部单元以及输入/输出单元连接起来，形成所需的专用电路。一种基于标准单元组成的单元库的设计方法,芯片布局：芯片中心是单元区，输入/输出单元和压焊块在芯片四周，基本单元具有等高不等宽的结构，布线通道区没有宽度的限制，利于实现优化布线。,需要全套掩膜版，定制方法,标准单元库主要包括 与非门、或非门、触发器、锁存器、移位寄存器 加法器、乘法器、除法器、算术运算单元、FIFO等较大规模单元 模拟单元模块：振荡器、比较器等 同一功能的单元有几种不同的类型，视应用不同选择,SC方法特点：需要全套掩膜版，属于定制设计方法标准单元方法：可变的单元数、压焊块数、通道间距，布局布线的自由度增大较高的芯片利用率和连线布通率依赖于标准单元库，SC库建立需较长的周期和较高的成本，尤其工艺更新时。适用于中批量或者小批量但是性能要求较高的芯片设计,SC方法设计流程,标准单元设计过程,芯片代加工,积木块设计方法：BBL方法（通用单元设计方法）,布图特点：任意形状的单元（一般为矩形或“L”型）单元可放在任意位置无布线通道(根据需要分配）BBL单元较大规模的功能块（如ROM、RAM、ALU或模拟电路单元等）单元可以用GA、SC、PLD或全 定制方法设计,BBL方法特点：较大的设计自由度可以在版图和性能上得到最佳的优化需要全套掩膜版：定制方法。已有自动布图系统，布图算法发展中：通道不规则，连线端口在单元四周，位置不规则,从系统的成本和它达到的目标相比，目前也没有显示出它比门阵列和标准单元设计方法更好。,门阵列设计方法（GA方法）,概念：形状和尺寸完全相同的单元排列成阵列，每个单元内部含有若干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，形成母片。根据不同的应用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能母片半定制技术 需要24块掩膜版、接触孔版和金属连线版,门阵列母片结构,形状和尺寸完全相同的基本单元规则的阵列布线通道宽度和位置固定I/O和压焊点数固定,门阵列方法的设计特点：设计周期短，设计成本低，适合设计适当规模、中等性能、要求设计时间短、数量相对较少的电路不足：设计灵活性较低；门利用率低；芯片面积浪费,可编程逻辑电路设计方法,可编程逻辑器件设计（Programmable Logic Device,PLD)现场可编程门阵列（Field Programmable Gate Array,FPGA）,设计方法,设计周期最短，开发费用最低，设计可以不考虑具体的物理连接。不需要掩膜版,OUTLINE,集成电路设计特点及设计信息描述典型设计流程集成电路的设计规则和全定制设计方法专用集成电路的设计方法几种集成电路设计方法的比较可测性设计技术,布图方法的比较,A:全定制法 B:积木块法 C:标准单元法 D:门阵列法 E:现场编程PLD法 F:FPGA法 G:硅编译法,设计方法与设计层次之间的关系,Full-custom Design Style,Standard Cell Design Style,Gate Array Design Style,FPGA Design Style,不同设计技术的特点及适用情况的综合比较,不同设计技术的特点及适用情况的综合比较,兼容设计方法,不同的设计方法有各自的优势，如果把它们优化组合起来，则有望设计出性能良好的电路。以微处理器为例数据逻辑：位片式或阵列结构网络，图形重复多：BBL方法，ALU、移位器、寄存器等作为单元进行人工全定制设计 随机控制逻辑：差别较大，SC或PLA方法实现 存储器：ROM或RAM实现,OUTLINE,集成电路设计特点及设计信息描述典型设计流程集成电路的设计规则和全定制设计方法专用集成电路的设计方法几种集成电路设计方法的比较可测性设计技术,可测性设计技术,什么是集成电路测试？对制造出的电路进行功能和性能检测，检测并定位出电路的故障，用尽可能短的时间挑选出合格芯片。集成电路测试的特殊性 什么是可测性设计？在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求可控制：从输入端将芯片内部逻辑电路置于指定状态可观察：直接或间接地从外部观察内部电路的状态,可测性设计技术,分块测试技术 将复杂的电路分块，以简化测试。通用性较差结构式测试技术扫描测试技术特征量分析测试技术自测试技术等,扫描测试技术,概念：将时序元件和组合电路隔离开，解决时序电路测试困难的问题。将芯片中的时序元件(如触发器、寄存器等)连接成一个或数个移位寄存器(即扫描途径)，在组合电路和时序元件之间增加隔离开关，并用专门信号控制芯片工作于正常工作模式或测试模式。当芯片处于正常模式时，组合电路的反馈输出作为时序元件的输入，移位寄存器不工作；当芯片处于测试模式时，组合电路的反馈输出与时序元件的连接断开，可以从扫描输入端向时序元件输入信号，并可以将时序元件的输出移出进行观察。,扫描途径测试技术存在的问题需要增加控制电路数量和外部引脚，需要将分散的时序元件连在一起，导致芯片面积增加和速度降低；串行输出结果，测试时间较长。,特征量分析测试技术,内建测试技术，在芯片内部设计了“测试设备”来检测芯片的功能，避免了数据需要串行传输到外部设备的问题 概念：把对应输入信号的各节点响应序列压缩，提取出相应的特征量，保存在寄存器中，只需比较实测响应序列和正常序列的特征量，可以减少计算机内存，提高测试速度 增加的芯片面积不多，但故障检测和诊断的有效率不高,自测试技术,在芯片内部建立自测试结构电路，不需要外部激励。常见的自测试结构包括表决电路、错误检测与校正码技术等,作 业,1.简述专用集成电路的设计方法及其特点？2.集成电路的可测性设计是指什么？,