【精品】数字系统设计与Verilog HDLCPLD、FPGA基础知识PPT课件.ppt

第2章 CPLD/FPGA基础知识,2.1 PLD的分类2.2 PLD的基本结构2.3 CPLD的结构与特点2.4 FPGA的结构与特点2.5 主要的PLD厂商2.6 Altera公司的系列产品2.7 Xilinx公司的系列产品,1,共2学时,2.1 PLD的分类,一、按集成度分类二、按结构特点分类三、按编程特点分类,2,内容概要,2.1 PLD的分类,一、按集成度分类集成度是PLD的一项重要指标。,3,图2-1 PLD按集成度分类,GAL22V10是低密度PLD和高密度PLD的分水岭！,Low Density PLD,Simple PLD,High Density PLD,2.1 PLD的分类,1.低密度可编程逻辑器件（LDPLD）（1）PROM（Programmable Read-Only Memory，可编程只读存储器）采用熔丝工艺编程，由固定的与阵列和可编程的或阵列组成；早期PROM只能写一次，不可擦除或重写；后来又出现可多次擦写PROM：EPROM（紫外线擦除可编程只读存储器）和E2PROM（电擦写可编程只读存储器）；特点：成本低，编程容易，适合于存储函数、数据和表格（2）FPLA（Field Programmable Logic Array，现场可编程逻辑阵列）在PROM基础上发展的一种PLDFPLA器件的特点：由可编程的与阵列和可编程的或阵列组成；编程工艺采用熔丝开关，为一次性编程器件；占用较大硅片面积；逻辑函数输出以与-或表达式形式出现。,4,注：FPLA现已不常生产和使用！,5,图2-2 标准门电路构成的组合逻辑电路,与阵列、或阵列均固定！,2.1 PLD的分类,2.1 PLD的分类,6,图2-3 FPLA的基本熔丝结构,2.1 PLD的分类,图2-4 FPLA的映像逻辑图,7,与阵列、或阵列均可编程,注：使用PLD编程器在现场可对与-或两级阵列各交叉点编程，就能得到不同的逻辑函数这就是现场可编程逻辑阵列的含义。,2.1 PLD的分类,（3）PAL（Programmable Array Logic，可编程阵列逻辑）继FPLA之后，第一个具有典型实用意义的PLD分类：根据生产工艺的不同，分为TTL型、CMOS型及ECL型PAL。PAL器件的特点由可编程的与阵列和固定的或阵列组成；速度快、功耗低；除CMOS型PAL外，其他PAL器件均为一次性编程器件；输出及反馈电路有多种结构类型。,8,2.1 PLD的分类,图2-5 PAL器件的基本结构,9,行线（输入变量）,列线（乘积项）,与阵列可编程，或阵列固定,2.1 PLD的分类,（4）GAL（Generic Array Logic，通用逻辑阵列）工艺上采用EEPROM的浮栅技术，具有可擦除、可重新编程、数据可长期保存和可重新组合结构的特点。比PAL器件功能更强，结构更灵活，可取代同型号的PAL器件。应用于低成本、不要求保密、电路简单的场合。,10,GAL区别于PAL和其他SPLD的最主要一点是其输出结构采用灵活的、可编程的输出逻辑宏单元（OLMC，Output Logic Macro Cell）的形式。,2.1 PLD的分类,图2-6 GAL器件输出逻辑宏单元OLMC,11,(1)或门,(3)可编程多路开关,返回,2.1 PLD的分类,12,表2-1 SPLD器件的性能特点比较,2.1 PLD的分类,PAL和GAL器件的缺点：低密度，逻辑阵列规模小，每个器件仅相当于几十个等效门；结构简单，只能实现规模较小的电路，不适于较复杂逻辑电路的设计；不能完全杜绝编程数据的非法抄袭。,13,SPLD器件的基本结构：与或阵列通过编程改变与阵列、或阵列的内部连接，实现不同的逻辑功能,2.1 PLD的分类,2.高密度可编程逻辑器件（HDPLD）（1）CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）采用CMOS EPROM、EEPROM、Flash Memory和SRAM等编程技术，构成了高密度、高速度和低功耗的PLD。大多由宏单元、可编程I/O单元和可编程内部连线组成。其集成度远远高于PAL和GAL，用来设计数字系统，体积小、功耗低、可靠性高。（2）FPGA（Field Programmable Gates Array，现场可编程门阵列器件）基本结构一般由3个可编程逻辑模块阵列组成：可配置逻辑模块（CLB，Configurable Logic Blocks）输入/输出模块（IOB，Input/Output Blocks）互连资源（ICR，Interconnect Capital Resource）或叫可编程互连线PI（Programmable Interconnect）FPGA器件内还有一可配置的SRAM，加电后存储配置数据，该数据决定了器件的具体逻辑功能。,14,2.1 PLD的分类,二、按结构特点分类目前常用的PLD都是从与或阵列和门阵列两类基本结构发展而来因此按结构特点PLD分为两大类：（1）阵列型的PLD器件：基本结构为与或阵列；（2）单元型的PLD器件：基本结构为逻辑单元SPLD（包括PROM、PLA、PAL、GAL）和绝大多数CPLD都属于阵列型的PLD器件FPGA则属于单元型的PLD器件：其基本结构为可编程的逻辑块。,15,2.1 PLD的分类,三、按编程特点分类1.按编程次数分类（1）一次性编程（OTP，One Time Programmable）PLD采用熔丝工艺制造，熔丝断后不能再接上；反熔丝短路后也不能再断开，因此仅能一次性编程，不能重复编程和修改。不适用于数字系统的研制、开发和实验阶段使用，而适用于产品定型后的批量生产。（2）可多次编程PLD大多采用场效应管作编程元件，控制存储器存储编程信息。通常采用EPROM、EEPROM、FLASH或SRAM工艺制造。可重复编程和修改，适用于数字系统的研制、开发和实验阶段使用。,16,2.1 PLD的分类,表2-2 一次性编程器件与可多次编程器件的比较,17,2.1 PLD的分类,2.按照不同的编程元件和编程工艺分类PLD是一种数字集成电路的半成品，在它的芯片上按照一定的排列方式集成了大量的门和触发器等基本逻辑元件，使用者可以利用某种开发工具对它进行加工，把片内的元件连接起来，使它完成某个逻辑电路或系统功能，成为一个可以在实际电子系统中使用的专用集成电路。PLD实际上是通过对器件内部的基本可编程元件进行编程来实现用户所需的逻辑功能的。,18,基本可编程元件：熔丝型开关反熔丝型开关基于浮栅编程技术的可编程元件基于SRAM的可编程元件,2.1 PLD的分类,按照不同的编程元件和编程工艺划分，PLD器件可分为4类：（1）采用熔丝型开关或反熔丝型开关的PLD（2）采用紫外光擦除EPROM的PLD（3）采用电擦除EPROM的PLD（4）采用SRAM结构的PLD,19,非易失性器件和易失性器件一般将采用前3类编程工艺的器件称为非易失性器件，这类器件在编程后，配置数据将一直保持在器件内，掉电后数据也不会丢失，直至将它擦除或重写。采用第4类编程工艺的器件称为易失性器件，这类器件在编程后，每次掉电后数据会丢失，在每次上电时需要重新配置数据。,2.1 PLD的分类,表2-3 按照不同的编程元件和编程工艺划分,20,大部分CPLD采用电擦除EPROM的编程元件，大部分FPGA采用SRAM结构,2.2 PLD的基本结构,一、PLD结构原理二、PLD电路的表示方法三、SPLD的结构,21,内容概要,2.2 PLD的基本结构,一、PLD结构原理任何组合逻辑函数均可化为“与或”表达式，用“与门-或门”二级电路实现，任何时序电路都是由组合电路加上存储元件（触发器）构成的。从原理上说，与或阵列加上寄存器的结构就可以实现任何数字逻辑电路。PLD采用与或阵列加上寄存器、加上可灵活配置的互连线的结构，即可实现任意的逻辑功能。,22,2.2 PLD的基本结构,与或阵列：PLD结构的主体，用来实现各种逻辑函数和逻辑功能。输入缓冲电路：增强输入信号的驱动能力，产生输入信号的原变量和反变量；一般具有锁存器、甚至是可组态的宏单元。输出缓冲电路：对将要输出的信号进行处理，既能输出纯组合逻辑信号，也能输出时序逻辑信号。一般有三态门、寄存器等单元，甚至是宏单元。,23,图2-7 PLD的基本结构框图,2.2 PLD的基本结构,二、PLD电路的表示方法1.PLD缓冲电路的表示PLD的输入缓冲器和输出缓冲器都采用互补的结构,24,2.PLD与门表示法 图中乘积项P=A B C,2.2 PLD的基本结构,3.PLD或门表示法图中F=P1+P2+P3,25,4.PLD连接的表示法下图为PLD中阵列交叉点3种连接方式的表示法。图（a）为厂家生产芯片时即已连接好，不可改变；图（b）和（c）靠编程实现。,（a）固定连接（b）可编程连接（c）断开,2.2 PLD的基本结构,5.简单阵列的表示图中输出O1=P1+P2=/I1/I2 I3+I1 I2/I3,26,乘积项P1,乘积项P2,2.2 PLD的基本结构,三、SPLD的结构1.PROM阵列结构与阵列固定（包含输入信号所有可能的组合），或阵列可编程。采用的是熔丝开关，为一次性编程PLD。,27,固定的与阵列,可编程的或阵列,2.2 PLD的基本结构,2.PAL与GAL阵列结构PAL与GAL门阵列结构相同：与阵列可编程，或阵列固定。GAL区别于PAL和其他SPLD的最主要一点是其输出结构采用灵活的、可编程的输出逻辑宏单元（OLMC，Output Logic Macro Cell）的形式。,28,可编程的与阵列,固定的或阵列,2.3 CPLD的结构与特点,一、宏单元二、可编程I/O单元三、可编程连线阵列四、CPLD的性能特点,29,内容概要,2.3 CPLD的结构与特点,CPLD：Complex Programmable Logic Device，复杂可编程逻辑器件是在PAL、GAL基础上发展起来的阵列型PLD。采用CMOS EPROM、EEPROM、Flash Memory和SRAM等编程技术，构成了高密度、高速度和低功耗的PLD。基本结构：大多由宏单元、可编程I/O单元和可编程内部连线组成。,30,CPLD集成度远远高于PAL和GAL，用来设计数字系统，体积小、功耗低、可靠性高。,2.3 CPLD的结构与特点,31,Altera公司的MAX 7000S的结构框图,Logic Array Block16个宏/LAB,可编程连线阵列Programmable Interconnect Array,一个逻辑阵列块（LAB）包含16个宏单元LE(LC),2.3 CPLD的结构与特点,一、宏单元CPLD的逻辑宏单元主要包括与或阵列、触发器和多路选择器等电路，能独立地配置为组合或时序工作方式。GAL器件的逻辑宏单元与I/O单元做在一起，称为输出逻辑宏单元（OLMC）；CPLD的逻辑宏单元都做在内部，称为内部逻辑宏单元。,32,2.3 CPLD的结构与特点,Altera公司MAX 7000S 宏单元结构,33,（1）逻辑阵列,（3）可编程触发器,PRN,CLRN,ENA,逻辑阵列,全局清零,共享逻辑扩展项,清零,时钟,清零选择,寄存器旁路,并行扩展项,通往 I/O模块,通往 PIA,乘积项选择矩阵,来自 I/O引脚,全局时钟,来自 PIA的 36个信号,快速输入选择,2,逻辑阵列块及宏单元结构,该系列有32个256个宏单元，每16个宏单元组成一个LAB。,编程接点,五个乘积项,35,2.3 CPLD的结构与特点,逻辑宏单元结构和I/O控制结构比GAL有所改进，逻辑宏单元具有如下特点：（1）乘积项共享结构为提供所需要的逻辑资源，可以借助可编程开关将同一宏单元（或其他宏单元）中未使用的乘积项联合起来使用，这称为乘积项共享。每个宏单元中含有两个或项输出，每个或项均由固定的几个乘积项输入。每个或项输出均可连接到相邻的宏单元。提高了各单元或门的使用效率，可实现较复杂的逻辑功能。,36,2.3 CPLD的结构与特点,37,图2-8 乘积项共享结构,乘积项结构PLD的逻辑实现原理,下面我们以一个简单的电路为例,具体说明PLD是如何利用以上结构实现逻辑的，电路如下图所示：,假设组合逻辑的输出(AND3的输出)为f，则f=(A+B)*C*(!D)=A*C*!D+B*C*!D(我们以！D表示D的“非”)PLD将以下面的方式来实现组合逻辑f。,A,B,C,D由PLD芯片的管脚输入后进入可编程连线阵列（PIA），在内部会产生A,A反,B,B反,C,C反,D,D反8个输出。图中每一个叉表示相连（可编程熔丝导通），所以得到：f=f1+f2=(A*C*!D)+(B*C*!D)这种基于乘积项的PLD基本都是由EEPROM和Flash工艺制造的，一上电就可以工作，无需其他芯片配合。,2.3 CPLD的结构与特点,（2）多触发器和“隐埋”触发器结构每个逻辑宏单元内含有两个或两个以上的触发器。其中只有一个可与I/O引出端相连，其余均为“隐埋”触发器，不与输出端相连，但可以反馈到与阵列，构成更复杂的时序电路。可提高内部资源利用率。,41,GAL的OLMC只有1个触发器,（3）触发器类型可编程结构通过对输出触发器编程，可实现4种不同类型触发器结构：D、T、J-K和R-S触发器。它们与逻辑宏单元相配合，可实现多种逻辑电路结构。,2.3 CPLD的结构与特点,二、可编程I/O单元输入输出单元（I/O单元）要考虑以下一些要求：能够兼容TTL和CMOS多种接口电压和接口标准；可配置为输入、输出、双向I/O、集电极开路和三态门等各种组态；能提供适当的驱动电流，以直接驱动发光二极管等器件；降低功率消耗，防止过冲和减少电源噪声。I/O单元分布于器件的四周，提供器件外部引脚与内部逻辑之间的连接。主要由触发器和缓冲器组成。每个IOB控制一个外部引脚，可将其编程为输入、输出或双向I/O功能，或集电极开路、三态门等。,42,2.3 CPLD的结构与特点,三、可编程连线阵列PIA，Programmable Interconnect Array。其作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互连网络。采用固定长度的连线进行连接，从而有固定的延时，使时间性能容易预测。而在FPGA中基于通道布线方案的布线延时是累加的、可变的，并与路径有关延迟不可预测！,43,2.3 CPLD的结构与特点,四、CPLD的性能特点（1）可多次编程、改写和擦除。（2）采用CMOS EPROM、EEPROM、Flash Memory和SRAM等编程技术，具有高密度、高速度、高可靠性和低功耗。（3）I/O端数和内含触发器可多达数百个，集成度远远高于PAL和GAL。（4）有灵活多样的逻辑结构，可满足各种数字电路系统设计的需要。（5）内部时间延迟与器件结构及逻辑连接等无关，可预测，易消除竞争冒险。（6）有多位加密位，且器件等效数千个逻辑门以上，因此可杜绝编程数据的非法抄袭。,44,CPLD能实现较复杂的逻辑，不仅仅因为采用了先进的编程工艺和逻辑结构，还在于提供了先进的数字系统设计开发工具。,2.4 FPGA的结构与特点,一、可配置逻辑模块（CLB）二、输入/输出模块（IOB）三、可编程互连线（PI）四、片内RAM五、FPGA的性能特点六、FPGA与CPLD的区别,45,内容概要,2.4 FPGA的结构与特点,与CPLD相比，FPGA具有更高的集成度、更强的逻辑功能和更大的灵活性。FPGA器件基本结构 一般由3个可编程逻辑模块阵列组成：可配置逻辑模块（CLB，Configurable Logic Block）输入/输出模块（IOB，Input/Output Block）可编程互连线PI（Programmable Interconnect），或叫互连资源（ICR，Interconnect Capital Resource）FPGA器件内还有一可配置的SRAM，其加电后存储的数据决定器件的具体逻辑功能。,46,2.4 FPGA的结构与特点,图2-9 FPGA基本结构(Xilinx XC4000),47,（1）,（2）,（3）,2.4 FPGA的结构与特点,一、可配置逻辑模块（CLB）CLB是FPGA的主要组成部分，是实现逻辑功能的基本结构单元。它主要由逻辑函数发生器、触发器、数据选择器等电路组成。在Xilinx 公司的XC4000器件中每个CLB由3个组合逻辑函数发生器、2个触发器和由数据选择器组成的内部控制电路构成。,48,图2-10 XC4000的CLB基本结构,2.4 FPGA的结构与特点,逻辑函数发生器G、F、H均为查找表结构，其工作原理类似于ROM，其物理结构是静态存储器（SRAM）。SRAM的地址线即输入变量值，SRAM的输出为逻辑函数值。N个输入的查找表可以实现任意一个N输入的组合逻辑函数。G、F 为4输入函数发生器，H为3输入函数发生器，。G、F和H结合起来，总共可以实现多达九变量的组合逻辑函数。CLB中的两个边沿触发的D触发器主要用来实现寄存器逻辑。它们有公共的时钟和时钟使能输入端，S/R控制电路可以分别对两个触发器异步置位和复位，每个触发器都可以配置成上升沿触发和下降沿触发。CLB中的各种数据选择器(4选1，2选1等)可以被编程，分别用来选择触发器激励输入信号、时钟有效边沿、时钟使能信号以及输出信号，它们的地址控制信号均由编程信息提供。,49,表（Look-Up-Table）的原理与结构,采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。,查找表（Look-Up-Table）简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。,下面是一个4输入与门的例子：,基于查找表（LUT）的FPGA的结构,altera的FLEX/ACEX等芯片的结构如图,逻辑单元（LE）内部结构,FLEX/ACEX的结构主要包括LAB，I/O块，RAM块（未表示出）和可编程行/列连线。在FLEX/ACEX中，一个LAB包括8个逻辑单元（LE）,每个LE包括一个LUT，一个触发器和相关的相关逻辑。LE是FLEX/ACEX芯片实现逻辑的最基本结构(altera其他系列，如APEX、CYCLONE等的结构与此基本相同，具体请参阅数据手册)。,查找表结构的FPGA逻辑实现原理,我们还是以图 电路的为例：,A,B,C,D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与I/O脚相连，把结果输出到芯片管脚。,由于LUT主要适合SRAM工艺生产，所以目前大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作，由于配置时间很短，不会影响系统正常工作。也有少数FPGA采用反熔丝或Flash工艺，对这种FPGA，就不需要外加专用的配置芯片。,2.4 FPGA的结构与特点,二、输入/输出模块（IOB）IOB分布于器件的四周，提供器件外部引脚与内部逻辑之间的连接。主要由触发器和缓冲器组成。每个IOB控制一个外部引脚，可将其编程为输入、输出或双向I/O功能，或组合逻辑、寄存器逻辑、三态逻辑等。,59,可编程接口,图2-11 XC4000的IOB基本结构,2.4 FPGA的结构与特点,三、可编程互连线（PI）遍布器件内部，提供高速可靠的内部连线。它将CLB之间、CLB和IOB之间连接起来，构成复杂的逻辑。主要由纵横分布在CLB阵列之间的金属线网络和位于纵横交叉点上的可编程开关矩阵（PSM，Programmable Switch Matrix）组成。FPGA使用分层连线资源结构，提供3种连接结构：单长线连接双长线连接长线连接,60,CPLD采用固定长度的连线!,2.4 FPGA的结构与特点,（1）单/双长线连接用于CLB之间的连接。任意两点间的连接都要通过开关矩阵。利于相邻CLB之间的快速互连和复杂互连，但FPGA内部时延与器件结构和逻辑布线等有关，其信号传输时延不确定。通用单长线连接包括夹在CLB之间的8条垂直和8条水平金属线段，其交叉点是PSM。用于相邻CLB或CLB与IOB之间的连接。通用双长线连接包括夹在CLB之间的4条垂直和4条水平金属线段。其长度是单长线的两倍。用于连接两个相隔（非相邻）的CLB。,61,2.4 FPGA的结构与特点,图2-12 通用单/双长线连接结构,62,相邻,相邻,相隔,相隔,单长线,双长线,2.4 FPGA的结构与特点,（2）长线连接长线是水平或垂直地贯穿于整个芯片的金属线，称为水平长线和垂直长线。不经过PSM，信号延迟小，主要用于长距离或多分支信号（如控制、时钟信号）的传送。,63,2.4 FPGA的结构与特点,四、片内RAM在进行数字信号处理、数据加密或数据压缩等复杂数字系统设计时，要用到存储器。如果将存储模块集成到PLD芯片中，可简化设计，提高系统速度，还可减少数据存储的成本，使芯片内外数据交换更可靠。目前新一代FPGA都提供片内RAM。这种片内RAM的速度非常快，读操作的时间为34ns，写操作的时间为5ns。FPGA的片内RAM分为两类：块RAM分布式RAM,64,2.3 CPLD的结构与特点,五、FPGA的性能特点（1）采用SRAM编程技术，具有高密度、高速度、高可靠性和低功耗。（2）丰富的I/O端数和触发器，集成度远远高于PAL和GAL。（3）结构灵活，内部的CLB、IOB和PI均可编程；强有力的组合逻辑函数发生器，可实现多个变量的任意逻辑。可满足各种数字电路系统设计的需要。（4）某些FPGA还提供片内高速RAM，可用于FIFO等的设计。（5）每次上电时需进行数据配置；断电后，配置数据自动丢失。（6）内部时间延迟与器件结构及逻辑连接等有关，故信号传输时延不可预测缺点。,65,与CPLD的最大区别!,2.4 FPGA的结构与特点,六、FPGA与CPLD的区别编程技术与数据易失性通常FPGA采用SRAM进行功能配置，可以重复编程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。而一般CPLD器件采用EEPROM存储技术，可重复编程，且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。触发器资源FPGA器件由于含有丰富的触发器资源，容易实现时序逻辑，若要求实现比较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使它更适合于实现大规模的组合逻辑功能，而它的触发器资源相对比较少。,66,2.4 FPGA的结构与特点,芯片利用率FPGA多为细粒度结构。FPGA内部有丰富连线资源，CLB分块比较小，芯片利用率比较高。CPLD多为粗粒度结构。CPLD宏单元的与或阵列较大，通常不能完全被应用，而且宏单元之间主要通过高速数据通道连接，容量有限，限制了器件的灵活布线，因此CPLD利用率比FPGA低。布线结构与延时预测性FPGA为非连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时难以预测，要求开发软件允许工程师对关键的路线给予限制。CPLD为连续式布线。CPLD每次布线路径一样，其连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连，消除了分段式互连结构在定时上的差异，并且在逻辑单元之间提供快速而且具有固定延时的通路。另外，CPLD的延时比较小。,67,2.4 FPGA的结构与特点,表2-4 FPGA与CPLD的比较,68,2.5 主要的PLD厂商,主要的PLD厂商：,69,2.5 主要的PLD厂商,1.Altera公司九十年代以后发展很快，是三大PLD供应商之一。早期有MAX 系列（第一代基于乘积项结构的 CPLD）；后来有FLEX系列、APEX系列、ACEX系列；2002年推出Cyclone 系列（成本最低）、Stratix系列（高速、高密度）；2004年推出Cyclone II系列、Stratix II系列，MAX II系列（第二代低成本MAX CPLD产品，采用新的查找表结构）Altera公司的PLD的特点：高性能高集成度高性价比器件延时可预测丰富的IP核、宏功能库,70,Altera、Xilinx 和 Lattice 是全球最大的三个PLD厂商,全球CPLD/FPGA产品60%以上是由Altera和Xilinx提供的。,2.5 主要的PLD厂商,2.Xilinx（赛灵思）公司FPGA的发明者（Xilinx 公司于1985年首次推出FPGA），老牌PLD公司；三大PLD供应商之一；产品种类较全：FPGA：XC，Virtex，Spartan系列CPLD：CoolRunner，XC9500系列通常来说，在欧洲用Xilinx产品的人多，在日本和亚太地区用Altera产品的人多，在美国则是平分秋色。开发软件：Foundation早期的开发工具，逐步被ISE取代；ISEXilinx公司集成开发的工具；ISE WebpackXilinx提供的免费开发软件，功能比ISE少一些，可以从Xilinx网站下载；嵌入式开发套件（EDK）用于开发集成PowerPC硬核和MicroBlaze软核CPU的工具；System Generator for DSP配合Mathlab，在FPGA中完成数字信号处理的工具。,71,2.5 主要的PLD厂商,3.Lattice（莱迪思）公司ISP（In System Programmable）技术的发明者，ISP技术极大地促进了PLD产品的发展。三大PLD供应商之一；GAL器件最早由Lattice公司生产，于80年代初期推出。其PLD产品包括高密度PLD和低密度PLD。主要产品有ispLSI2000/5000/8000，MACH4/5，ispMACH4000等。中小规模PLD比较有特色，不过其大规模PLD、FPGA的竞争力还不够强。1999年推出可编程模拟器件。开发工具比Altera和Xilinx略逊一筹。开发工具主要有ispDesignEXPERT、ispLEVER（后者2002年新推出）。,72,2.5 主要的PLD厂商,4.Actel公司是反熔丝（一次性烧写）PLD的领导者，1988年推出第一个反熔丝（antifuse）FPGA产品。由于反熔丝PLD抗辐射、耐高低温、功耗低、速度快，所以在军品和宇航级上有较大优势。Altera和Xilinx则一般不涉足军品和宇航级市场。是 FPGA的专业制造商。其FPGA 产品被广泛应用于通讯、计算机、工业控制、军事、航空和其他电子系统。由于采用了独特的抗熔丝硅体系结构，其FPGA产品具有可靠性高、抗辐射强、能够在极端环境条件下使用等特点，因而被美国宇航局的太空船（spacecraft）、哈勃望远镜修复、火星探测器（Mars Explorer）、国际空间站（International space station）等项目所采用。结合了E2CMOS和ISP 技术，采用的是反熔丝开关，因此为OTP一次性编程器件。适于产品定型后的批量生产，便于保护知识产权。开发工具有Designer，Libro2.2。,73,2.6 Altera公司的系列产品,一、Altera器件系列简介二、Altera器件的用户I/O引脚 和典型可用门三、Altera器件的命名方法四、MAX系列 五、Cyclone系列六、Cyclone系列七、Stratix系列八、Stratix系列九、Stratix GX系列,74,内容概要,2.6 Altera公司的系列产品,一、Altera器件系列简介,75,注1：2002年还推出Stratix GX系列，支持高速信号。注2：除MAX系列为CPLD外，其余均为FPGA。,2.6 Altera公司的系列产品,Altera公司的PLD产品 MAX系列 基于乘积项的结构，第一代CPLD（第二代MAX基于查找表）FLEX系列 基于查找表的结构，集CPLD和FPGA的优点于一身 APEX系列（支持SOPC）系统级芯片，多核结构，集成度较高 ACEX系列 结构与FLEX10K系列器件类似，但工作电压和制作工艺不同 Cyclone系列（支持SOPC）2002年推出低成本FPGA Cyclone，2004年推出Cyclone Stratix系列（支持SOPC）2002年推出高速度、高密度FPGA Stratix，2004年推出Stratix,76,2.6 Altera公司的系列产品,HardCopy系列器件,77,业界最引人注目的结构化ASIC。在最终投片前，使用Stratix系列器件进行设计原型的开发和验证，然后将其无缝移植到全定制器件HardCopy中，无风险、低成本、周期短。关键特性：在系统和硅片内大批量设计验证；FPGA原型至低成本、大批量结构化ASIC的全套移植；对FPGA原型的置入式替代；可采用Cadence、Mentor Graphics、Synopsys和Synplicity公司的标准综合、验证、时序分析和等价校验工具，并结合Altera的Quartus 软件进行设计；支持Nios 嵌入式处理器。,2.6 Altera公司的系列产品,二、Altera器件的用户I/O引脚和典型可用门,78,2.6 Altera公司的系列产品,三、Altera器件的命名方法,79,可用门数，以K为单位,1.FLEX系列 EPF10K250 FLEX 10K系列，有2501000个可用逻辑门 EPF6010 FLEX 6000系列，有101000个可用逻辑门 2.MAX系列 EPM9320 MAX 9000系列，有320个可用宏单元 EPM7032 MAX 7000系列，有32个宏单元 EP610、EP910、EP1810 Classic系列*EPM240 MAX 系列，有240个逻辑单元 3.APEX系列 EP20K1500APEX 20K系列，有15001000个可用逻辑门*EP2A90 APEX II系列，约有901000个LE,宏单元数,逻辑单元数,2.6 Altera公司的系列产品,4.ACEX系列 EP1K30ACEX 1K系列，有301000个可用逻辑门-*5.Cyclone系列 EP1C20Cyclone系列，约有201000个LE EP2C70Cyclone 系列，约有701000个LE*6.Stratix系列 EP1S80Stratix系列，约有801000个LE EP2S180Stratix 系列，约有1801000个LE*7.Stratix GX系列 EP1SGX40GStratix GX系列，约有401000个LE,80,新产品的容量均用LE数来衡量！,2.6 Altera公司的系列产品,四、MAX系列,81,2.6 Altera公司的系列产品,MAX:The Lowest-Cost CPLD Ever0.18-m Flash TechnologyNew Logic ArchitectureLUT（Compare with MAXProduct Term）1/2 the Cost1/10 the Power Consumption2X the Performance4X the DensityNon-Volatile,Instant-On（瞬态启动）Supports 3.3-,2.5-&1.8-V Supply Voltages,82,2.6 Altera公司的系列产品,MAX Advantages,83,2.6 Altera公司的系列产品,Formula for Breakthrough,84,2.6 Altera公司的系列产品,MAX Device Family,85,2.6 Altera公司的系列产品,MAX Packaging&User I/O Pins,86,低成本封装：TQFP和FBGA每一种密度下的每一种封装具有优化的I/O引脚数引脚与MAX 7000或MAX 3000不兼容,2.6 Altera公司的系列产品,1.成本优化的架构 传统的CPLD架构基于宏单元的逻辑阵列块（LAB）和特定的全局布线矩阵（Global Routing）逻辑密度增加，布线区域呈指数增长MAX的CPLD架构基于LUT的LAB阵列和特定的多轨道连线（MultiTrack Interconnect）逻辑密度增加，布线区域呈线性增长,87,MAX 系列的主要特征,2.6 Altera公司的系列产品,MAX Architecture,88,2.6 Altera公司的系列产品,2.低功耗,89,2.6 Altera公司的系列产品,MAX&MAX II Comparison,90,2.6 Altera公司的系列产品,3.高性能 MAX 7000系列工作频率可达151.5MHz，tPD=6nsMAX II工作频率可达300MHz，tPD=3.6ns4.用户Flash存储器（MAX系列没有）内嵌用户Flash存储器，容量8Kbit，用户可访问、可编程。用途替代串行EEPROM，存储修订版本号或序列号；替代通用小容量Flash，存储ASIC、ASSP、模拟器件、微处理器或微控制器的初始化数据。与用户Flash存储器的接口串行外设接口（SPI），并口，可编程逻辑例化的接口,91,2.6 Altera公司的系列产品,5.实时在系统可编程能力（ISP）Flash配置块和可编程逻辑块分离，使得ISP成为可能，允许用户编程正在工作的器件；无须将设备断电，可快速进行现场产品升级。远程升级的步骤（1）通过一个确定的、或远程的连接，将编程比特流发送给应用系统，通过JTAG端口将数据下载到配置Flash存储器中并存储，此时用户Flash存储器、可编程逻辑和I/O管脚依然在工作状态，正常运行不受干扰；（2）新比特流可以立即更新可编程逻辑，或等到下一个上电循环当系统使用较少时再更新。,92,2.6 Altera公司的系列产品,6.灵活的多电压MultiVolt内核允许器件在1.8V、2.5V或3.3V电源电压环境下工作：对应1.8V、2.5V或3.3V电源电压，有两个器件系列，设计者可根据电路板的电源电压选择不同的器件系列，从而减少电源电压的种类数量，简化板级设计；支持Altera的多电压I/O接口特性：允许和其它器件保持1.5V、1.8V、2.5V或3.3V逻辑级的无缝连接。因为MAX II器件内部有两个或4个I/O区，每个I/O区可采用独立的VCCIO供电。,93,2.6 Altera公司的系列产品,7.JTAG翻译器 MAX II具有被称为JTAG翻译器的功能：允许通过MAX II器件执行定制的JTAG指令，配置单板上不兼容JTAG协议的器件（如标准Flash器件）；可作为Flash下载器使用8.I/O能力MAX II 的I/O能力加强了易用性和系统集成能力：支持多种I/O标准（见基于FPGA的嵌入式系统设计P16表1.5）；支持热插拔（见书P16表1.6）；快速I/O连接；多个I/O区，每个I/O区支持一个独立的I/O标准，与其他器件保持多个电压级别的无缝连接。,94,2.6 Altera公司的系列产品,五、Cyclone系列,95,2.6 Altera公司的系列产品,1.概述有史以来成本最低的FPGA；比以前的低成本FPGA性能优越57%；采用成本优化的全铜SRAM工艺，工艺线宽0.13m；电源电压1.5V；支持热插拔；完全支持3.3V单