集成电路的测试与可测性设计.ppt

集成电路设计导论,云南大学信息学院电子工程系,梁竹关,第一部分 理论课第一章 绪言 11 集成电路的发展 12 集成电路分类 13 集成电路设计第二章 MOS晶体管 21 MOS晶体管结构 22 MOS晶体管工作原理 23 MOS晶体管的电流电压关系 24 MOS晶体管主要特性参数 25 MOS晶体管的SPICE模型第三章 MOS管反相器 31 引言 32 NMOS管反相器 33 CMOS反相器 34 动态反相器 35 延迟 36 功耗,第四章 半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的闩锁效应 4.6 版图设计第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出（I/O）单元,第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器 6.5 PLA第七章 MOS管模拟集成电路设计基础 7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元 7.4 MOS管模拟集成电路版图设计第八章 集成电路的测试与可测性设计 8.1 引言 8.2 模拟集成电路测试 8.3 数字集成电路测试 8.4 数字集成电路的可测性测试,第二部分 实验课 1、数字集成电路（1）不同负载反相器的仿真比较；（2）静态CMOS逻辑门电路仿真分析；（3）设计CMOS反相器版图；（4）设计D触发器及其版图；（5）设计模16的计数器及其版图（可选）。2、模拟集成电路 设计一个MOS放大电路（可选）。,教学进度表,参考文献1 王志功，景为平，孙玲.集成电路设计技术与工具.南京：东南大学出版社，2007年7月（国家级规划教材）.2（美）R.Jacob Baker,Harry W.Li,David E.Boyce.CMOS Circuit Design,Layout and Simulation.北京：机械工业出版社，2006.3 陈中建主译.CMOS电路设计、布局与仿真.北京：机械工 业出版社，2006.4（美）Wayne Wolf.Modern VLSI Design System on Silicon.北京：科学出版社，2002.5 朱正涌.半导体集成电路.北京：清华大学出版社，2001.6 王志功，沈永朝.集成电路设计基础电子工业出版 社，2004年5月（21世纪高等学校电子信息类教材）.,测试的意义 测试的意义在于可以直观地检查设计的具体电路是否能像设计者要求的那样正确的工作。测试的另一个目的是希望通过测试确定电路失效的原因以及失效所发生的具体部位，以便改进设计和修正错误。集成电路是一种复杂的功能器件，在开发和生产过程中出现一些错误和缺陷是不可避免的。测试的主要目的就是在生产中将合格的芯片与不合格的芯片区分开，保证产品的质量与可靠性。此外需要通过测试对产品的质量与可靠性加以监控。,第八章 集成电路可测性设计8.1 引言,传统的数字电路（芯片、电路板及系统）的逻辑设计与测试是分开进行的，即先设计，后测试，设计阶段不考虑测试问题。然而，随着数字电路的日益复杂，特别是VLSI电路密度的日益增加，数字电路的测试问题日趋尖锐，测试时间和测试费用日趋提高，甚至达到无法测试的地步，影响了微电子技术的进一步发展。为了有效开发电路，降低电路测试费用，数字电路必须设计成可测试的。这就要求在电路设计阶段考虑测试问题，或者说必须进行数字电路的可测试性设计。随着微电子技术和数字技术的飞速发展，数字电路的可测试性技术近几年来越来越引起电路设计者的重视，这门技术本身也得到了迅速发展。,根据集成电路产品生产所处的不同阶段与不同目的，测试大致可以分为3种类型：在产品的研发阶段，为了检测设计错误而进行的测试(设计错误测试)；在芯片生产阶段，为了检测产品是否具有正确的逻辑操作和正确的功能而进行的测试(功能测试)；在产品出厂前，为了保证产品的质量与可靠性，需要进行的各种测试(产品测试)。,进行集成电路测试需要有专门的测试仪器，通常这些测试仪器是非常昂贵的，测试的实现难度与测试时间决定了测试的费用。如何经济有效地进行测试也是集成电路设计者的责任。集成电路设计者应该负责设计错误测试与功能测试整体方案的制订，包括精确定义测试方案，设计测试电路和生成相应的测试向量。设计错误测试 当一个新的电路设计完成并第一次投片制造后，设计者最想知道的就是电路设计本身是否存在错误。,设计错误测试的主要目的是发现并定位设计错误，从而达到修改设计最终消除设计错误的目的。设计错误的主要特点是同一设计在制造后的所有芯片中都存在同样的错误，这是区分设计错误与制造缺陷的主要依据。在输入测试向量后，从输出的错误类型可以大致定位设计错误，但还需要花很大的努力才能精确地确定错误发生的位置。某些情况下，为修改设计错误而反复设计与制造的代价(时间与费用)几乎与初始设计一样大。因此，一方面设计者在设计阶段应认真做好仿真模拟工作，确保设计一次成功；另一方面，在设计时要考虑芯片制造后的测试问题，万一在测试时发现存在设计错误，要做到能尽快定位错误的位置。为此，有时在第一版的设计中，增加一些测试分析用的电路与输入输出引脚，便于在设计出现错误的情况下进行分析与定位，节约设计反复所用的时间。,功能测试 这里所说的功能测试主要是针对制造过程中可能引起电路功能不正确而进行的测试。与设计错误相比，这种错误的出现具有随机性。测试的主要目的不是定位和分析错误，而是判断芯片上是否存在错误，即区分合格的芯片与不合格的芯片。,功能测试的困难源于以下两个方面：(1)一个集成电路具有复杂的功能，含有大量的晶体管；(2)电路中的内部信号不可能引出到芯片的外面，而测试信号和测试结果只能从外部的少数管脚施加并从外部管脚进行观测。测试的过程就是用测试仪器将测试向量test bench(1和0组成的序列)通过探针施加到输入管脚，同时在输出管脚上通过探针进行检测，并与预期的结果进行比较。高速的测试仪器是非常昂贵的设备，测试每个芯片所用的时间必须尽可能地缩短，以降低测试成本。,功能测试是要判断集成电路在各种可能的输入激励信号下是否正确工作。乍看起来将各种可能的1和0的组合加到输入管脚就可以实现完整的测试。其实不然，当电路的输入管脚数增加到一定的程度后，比如说有一输入管脚数为64的电路，要对它进行彻底地测试，需要外加264次的输入(测试向量)和进行264次的检测。另一方面，多数集成电路内部还含有锁存器、触发器等时序电路单元，它们都有两种状态，若要覆盖所有的可能性，内部状态的每一种组合也要进行测试。如果一个集成电路的输入管脚数为N，内部含有M个双稳态单元(触发器或锁存器)，则所需要的测试向量为2N+M。,8.2 模拟集成电路测试方法,直流工作点测试相当于电路仿真中的DC分析。无论是在晶圆的裸片测试还是封装后地模块测试，一般而言，模拟集成电路首先要进行直流工作点测试，以判断电路的工作点是否正确。直流测试过程一般是在对被测件施加直流电压源的情况下进行的。（1）通过测量电压源总电流，得到电路的静态功耗，即电源电压乘以总电流。（2）使用万用表测量电路输入、输出节点的偏置电压或电路中各可观测点的电压值。比较电路中各关键节点的直流工作电压值是否与仿真电压值一致，从而判断电路直流工作是否正常。（3）输入电压扫描测试。,直流工作点测试,模拟集成电路的交流特性测试相当于电路仿真中的AC分析，其输入信号一般为频率可变的正弦波；交流特性测试需要各种信号发生器或波形发生器；用来测量射频电路的增益、带宽、输入反射等特性的基本测试仪则是网络分析仪。,交流特性测试,瞬态特性测试，即时域测试，相当于SPICE仿真中Tran分析。瞬态测试同样需要各种信号发生器或波形发生器。,瞬态特性测试,模拟集成电路的频谱测试相当于电路仿真中的FOUR分析，通常采用频谱分析仪进行测试。频谱测试用于各类大信号非线性电路的性能评估。主要用于大信号放大电路谐波分量分析，确定其非线性失真；用于混频器和调制解调器输出波形分析，得到各混频器输出频率分量的幅度；确定其混频增益和待滤除分量的大小；用于振荡器分析，确定输出信号频谱纯度。测试噪声系数相当于SPICE仿真软件中的NOISE分析，通常采用噪声分析仪进行。主要用于低噪声放大器和振荡器的性能评估。,频谱与噪声测试,大规模数字集成电路测试主要包括逻辑值测试和参数值测试两个方面。数字电路测试的研究主要集中在基于电压测量的逻辑值测试方法的研究。电压测试的优点是速度快，识别0、1要求的精度不高。基于电压测量的逻辑值测试方法已经成为目前测试数字电路的主流。目前，数字集成电路的测试主要还是依靠自动测试。自动测试就是自动推导被测电路的测试向量，自动对被测电路的输入加载测试激励并回收其测试输出的响应，通过分析测试响应来自动的给出电路的故障征兆并孤立故障。,8.3 数字集成电路测试,概述,故障模型,对于逻辑电路，当发生实际逻辑值与预期逻辑值不相吻合时，便说明该逻辑电路出现了故障。如果逻辑设计正确，这种不吻合就意味着逻辑电路的信号没有按照设计要求动作。那么，这可能是因为电路中的某一点或某一部分出现了不符合设计要求的状态，或者是出现了不应有的连接(信号短路)。节点状态的错误所导致的故障可大致分为两大类：永久型故障和间歇故障。永久型故障主要是固定故障，是指逻辑电路中某节点的逻辑值不符合设计要求或电路连接不正确，它并不随时间的变化而变化，一直保持在某种状态固定不变；间歇故障则是随机出现的故障，电路或节点有时正常有时不正常。,8.3.2 故障模型和测试向量生成,间歇故障的测试是非常困难的，要通过反复测试和观察去捕捉。通常情况下，当电路或节点不正常时，它的表现为固定故障类型，间歇故障在出现时，通常也是以固定故障形式表现。因此，对于节点状态的不正确的测试可以通过对固定故障的测试实现，连接错误的情况比较复杂，它既可能导致固定型故障，如信号线对电源或地短路，也可能造成逻辑关系发生变化，如某输入与输出短路构成信号反馈等。开路实际上也是种连接错误，不同的是它导致应连接而未连接错误，它所表现出来的情况也是比较复杂的。由于连接错误表现的多样性，对于这一类因连接错误而导致的故障的分析是比较困难的。,一个规模很小的专用集成电路(ASIC)，有可能达到N=25，M50，就要求有275个测试向量(近似于3.8l022个)。假如有这么多的测试向量，并以每个测试向量1s的速率加到电路上，那测试一遍需要十亿年，这显然是不可能实现的。因此，必须采用一种完全不同的测试方法。常用的一种方法是用精简的测试向量集。通常一个有故障的电路对大多数可能的输入测试向量仍会给出正确的输出，故障仅仅是对一些特别的输入测试向量才显露出来。因此，我们可以设计一个测试向量序列，使得电路的输出在输入这一测试向量序列后与预期值不一样，从而发现制造造成的故障。要做到这一点，需要知道数字电路中有哪些可能的故障。下面简单介绍一下通常的故障模型。,1、固定故障 对于一个集成电路来说，尽管物理上会有很多类型的故障发生，但这些故障反映在数字电平上就是没有按照预期从1变为0或从0变为1。这叫做固定值故障(stuck-at-fault)模型。即用一个固定0(s-a-0)或固定1(s-a-1)来模仿一个故障门的输入。如有个逻辑门，其输出由于工艺上的某种原因，造成电平始终固定为1状态，它不随输入端的信号变化而改变，这就称为具有固定1故障。如输出始终处于逻辑0状态，就是具有固定0故障。固定值故障可能在一块集成电路中的任何一个节点发生。如果集成电路中有n个节点，就有2n个可能的故障(每个节点有可能固定0或固定1)，设计者应生成一个相对短的测试向量集，尽可能多地显示出这些故障。,输出故障 如右图所示，在输出端存在一个s-a-1故障(通常表示为out：s-a-1)。这个故障对于7组输入000，011，101，110，001，010，100状态所对应的逻辑没有影响，因为故障值与正确值是相同的，如图(a)所示；这个故障只有在输入为111时，才将表现出故障状态，如图(b)所示。反过来，如果存在out：s-1-0故障，则前7组输入不能正确输出1信号，如图(c)所示；故障仅仅对输入111不产生影响，因为故障状态与正确的逻辑输出值相同，如图(d)所示。,输入故障 如右图所示，假设在a信号线存在a：s-a-0故障，则不论b和c是何值，输出out均为1，而这个故障只有输入处于111状态时才能被检出，这时正常的逻辑输出应等于0，但因为a：s-a-0故障的作用，这时的输出仍然等于1。当输入信号a为0时，它与故障值相同，不能反映故障，如果a=1，虽然它与故障状态相反，但如果其他输入端b，c中有0，仍然屏蔽了这个a=1的信号，不能在输出端将故障反映出来。,如果存在a：s-a-1故障，只有在输入为011时能够检出该故障，因为正常逻辑输出应等于l，当实际作用到与非门的是全1，使输出等于0。从上面的例子可以得到如下的结论：对于输出端的固定型故障，当正常输出值与故障值相同时，不能反映故障的存在，或者说故障状态被正常状态所掩盖，只有正常输出值与故障状态值相反时，故障才可能被暴露。对于输入端存在的故障，当正常的输入信号(对应故障信号线)与故障状态相同时，故障状态不能够被反映；当正常的输入信号与故障状态相反时，可以区分正常信号与故障状态。如果输入信号端a，b，c不是原始输入端，而是某个逻辑的输出(如中间节点)，情况将与上面对输出的讨论相似。因为固定型故障是以类似于逻辑值的形式出现，它仅仅对与故障值相反的正常逻辑状态产生影响，不做完全测试不一定能检出电路中存在的故障。,2、桥接故障 桥接故障是指由于发生了不应有的信号线连接而导致的逻辑错误。因为对于电源和地线的连接错误将导致固定型故障，所以，这里的桥接故障是除了对电源和地短接以外的连接性错误。桥接故障比较复杂，它包括相关输入桥接，非相关输入桥接，相关输入、输出桥接和非相关输入、输出桥接。(1)输入桥接 只要不是原始输入端发生桥接，通常输入桥接都可等效为非相关输出桥接。而相关输出是指输出信号源自同一输入激励，并具有同步且相等的逻辑输出状态。,非相关输出的桥接导致了新的逻辑状态或中间电平值，其结果非常复杂。这里以最简单的输出桥接结果加以讨论。假设输出桥接的结果发生了“线与”逻辑，即两个部件的输出outl和out2连接后为“与函数”关系，当outl和out2有一个为0，其连接的结果就为0，只有outl和out2均为1时，连接的结果才为1。如果这个桥接对应了一个与门输入桥接(假设三输入a、b、c中的a、b分别对应接outl和out2，现已发生桥接)，则逻辑是：outlout2outlout2c=outlout2c=abc,对正常的逻辑输出没有影响，但如果这个桥接发生在一个或门上，则逻辑关系将发生变化，此时逻辑是：outlout2+outlout2+c=ab+c 不再是三输入或的关系。因此，“线与”的桥接结果对与门和与非门不改变逻辑关系，对或门和或非门将改变其逻辑关系。同样的原理，输出桥接的结果是“线或”时，对或门和或非门的逻辑不产生影响，但对与门和与非门逻辑将改变逻辑关系。如果输出桥接对应的是非相关输入桥接(即桥接后的信号不是送到同一个逻辑部件的输入的情况)，则不论是“线与”还是“线或”，都将对逻辑函数发生影响。,(2)输入、输出桥接 因为非相关输入、输出桥接的情况与上面所介绍的输入桥接情况相似，因此，在这里将只讨论相关输入、输出的桥接所导致的错误逻辑。下图给出了一个典型组合逻辑电路由于输入、输出桥接而导致的逻辑的变化。图中打的位置指出了发生桥接的信号线连接。(a)图是一个典型的组合逻辑；(b)图表示在电路中的A信号线与OUT信号线发生了短接；(c)图则说明了当桥接是“线与”的逻辑关系时所对应的逻辑结构；(d)图是当桥接为“线或”逻辑关系时所对应的逻辑结构。,桥接故障,由以上的分析可知，输入桥接改变了电路的逻辑关系，输入、输出桥接则从根本上改变了逻辑结构和电路性质。除了逻辑关系的改变以外，桥接对电路的性能也将产生影响，例如，对CMOS逻辑，原本不存在的直流通路，但因为线连接而产生通路，出现静态电流。原本无比电路也会因为不应有的连接而变为有比电路。桥接故障的复杂性和它的不可预测性，使得这种故障的分析变得十分复杂。通过测试我们可以发现逻辑错误，但对于一个大的逻辑系统，这个逻辑错误的定位却是极其困难。,特别需要指出的是，桥接并不仅仅是由于两条金属连条而产生的，它和工艺加工过程密切相关。它可能是连条造成的，也可能是二氧化硅上的针孔造成的，还可能是电路中器件的失效造成的。所以，在分析这类故障时首先要缩小分析范围。,测试矢量生成 为了测试一个电路中某部分的故障，设计者所设计的测试向量，一定要能使给出的输出区别于没有故障时的输出。如一些故障能被一组输入的测试向量检查出来，我们就称这些故障被这组测试向量所覆盖。被一个测试向量序列所覆盖的故障数占电路中所有可能的故障数的比率就叫做故障覆盖率。当然我们希望设计出来的测试向量序列能达到或接近100%的故障覆盖率。如果用人工生成测试序列是非常繁琐的，幸好现在有很多CAD系统可以自动完成这项工作。,一个良好的易测试逻辑应该具备以下几个特点：（1）容易产生测试矢量（2）尽量小的测试矢量集（3）容易实现故障定位（4）附加电路尽可能少（5）附加电路引出线尽可能少 测试矢量是一组测试码，它包含了测试输入和应有的测试输出，其中，测试输入是加到电路原始输入端的激励信号，测试输出是用于比对实测结果的输出信息。,根据待测节点的置位要求，以及将假设的故障传播到输出所应给出的信号要求，产生的测试信号就是所谓的测试矢量。生成测试矢量包括3个环节：为了能够反映在电路内部节点所存在的故障，必须对该节点设置正常逻辑值，设置的正常逻辑值应为假设的故障值的非量。这样，如果在原始输出端测到设置的正常逻辑值的效应，则表明该节点没有故障，反之，如果测到的是节点故障值的效应，则表明该节点确实存在假设的故障状态。这里的效应概念是考虑到信号在传播的过程中会被倒相，它不一定是故障或正常逻辑值的原量。,为了能够将故障效应传播到某个原始输出，则沿着故障传播路径的所有逻辑门必须被选通，也就是使它们处于开放状态，这被称为敏化。具体的说就是沿着故障传播路径的所有的与门和与非门的非故障信号端必须设置为1状态，所有的或门和或非门的非故障信号端必须设置为0。根据反映故障和传播故障的要求而设置的节点信号值必须对应到原始输入端的信号。下图是一个分析测试矢量生成过程的例子，这是一个简单的组合逻辑结构，我们通过它讨论有关测试生成的问题。,现在将对A，B，C 3个内部节点分别产生测试矢量，也就是说，这里规定：每一次分析中电路只能有一个故障，如果A点存在故障则其他节点应该是正常的，B和C点的情况也一样，这就是所谓的单故障分析模型，对多故障情况，测试生成的过程要复杂的多。这里介绍的只是单故障条件下测试生成思想，实际的测试生成是通过计算机软件实现的。,例7-1 假设存在A：s-a-1故障，求测试矢量。解:第一步：为了使A节点的故障能够被反映出来，设置A节点的正常逻辑值为0，即a+b=0；第二步：为了将A点故障传播到输出f，沿着Af的路径必须被敏化，这就要求c=1，D=0，在满足这两个条件后，故障A：s-a-1被倒相传播到了原始输出端f；第三步：a+b=0 a=b=0 D=0 dc=0 又因c=1，所以d可以是任意值。结论：我们得到A：s-a-1的测 试输入为abcd=0010或0011，如果A点确实存在s-a-1故障，则输出的信号值为0，如果A点不存在假设的故障，则输出的信号值为1。,例7-2 假设存在B：s-a-1故障，求测试矢量。解：第一步：反映故障，设B点正常逻辑值为0，即 第二步：传播故障，敏化Bf的路径，D=0；第三步：确定原始输入。A=1，c=1 D=0 因为c=1，所以d可以是任意值。又因A=1，a+b=1，故ab可以是01，10，11组合。结论：对B：s-a-1故障的测试输入abcd可以是0111，1011，1111，0110，1010，1110中的任一个，如果B点确实存在s-a-1故障，则输出信号值为1，如果B点不存在假设的故障，则输出信号值为0。,例7-3 假设存在C：s-a-1故障，求测试矢量。解：第一步：反映故障，设C点的正常逻辑值为0，即 第二步：传播故障，敏化Cf的路径，d=1，B=0。第三步：确定原始输入。，c=1 B=0，A=1 因为A=1，且a+b=1，所以 ab可以是01，10，11组合。结论：对C：s-a-1故障的 测试输入abcd可以是0111，1011，1111中的任一个，如果C点确实存在s-a-1故障，则输出 信号值为1，如果C点不存在假设的故障，则输出信号值为0。,通过这3个例题分析，我们得到了测试A，B，C这3点存在s-a-1故障的测试矢量，但同时我们也发现了一个问题，这3个节点的测试输入都不止一个，并且有重复，例如，对C：s-a-1的3个测试输入就包含在B：s-a-1的6个测试输入中，并且，在原始输出端它们对故障的判断依据也是相同的。那么，如何加以区分呢?很简单，在实测中如果采用abcd=0111，1011，1111中的任一个，在输出端我们没有发现故障，则说明B，C点都不存在故障，反过来，如果在输出端发现有故障效应，则再采用abcd：0110，1010，1110中的任一个，判断故障是否发生在B点。,当然，也可以先用abcd=0110，1010，1110中的任一个做输入，判断B点是否发生故障，然后再用abcd：0111，1011，1111中的任一个输入，判断C点是否发生故障。对单故障假设，最后的这一步，实际上可以不做。现在，我们再来看另一种情况，假设存在C：s-a-0故障，求测试矢量。,第一步：反映故障，；第二步：传播故障，敏化Cf的路径，d=1，B=0。第三步：确定原始输入：，c=0 因为c=0使与非门 的输出被置为1，不可 能满足B=0的要求，发 生了矛盾，这被称为 C：s-a-0故障不可测。但是，如果仔细地分析C点的情况就会发现，C：s-a-0故障并不影响逻辑电路的正常工作。,假设在实际电路中确实存在C：s-a-0故障，那么，这个故障仅仅对c=0时的输入产生影响，它阻止了倒相器的正常1输出信号的传播，但此时，由于c=0而使得f被直接置为1(通过与非门和或门的作用)，不必考虑其他输入信号的作用，也就是说，C：s-a-0故障的存在与否并不影响正常的逻辑输出。这样的情况被称为故障冗余。如果C：s-a-0故障不是故障冗余情况，而其又不可测时，可通过增加测试观察点的方法加以解决，如下图的虚线所示。这就引出了一个最简单的可测试性设计方案。,增加测试观察点,故障模拟与分析 一组测试向量测试到存在故障的效率是通过故障模拟来确定的。故障模拟应该在晶体管级进行，因为在这一级上，整个电路的结构已知。故障模拟是将电路描述改为在所有电路节点上都包含固定值故障。具体是通过以下两步来实现：(1)针对一个输入测试向量，每次只对一个故障进行模拟。进行模拟后对电路的实际输出与电路没有故障时的输出进行比较，一旦出现区别，这个故障就列出来作为被这个特定的输入向量测试到的故障，在以后的步骤中就不再处理这个故障。如此不断重复，直到电路节点上所有设置的固定故障都被模拟过一遍。,(2)依次对另一个输入测试向量重复执行步骤(1)，但只是针对设有被前面的测试向量所覆盖的故障做模拟。这样，没有被测试到的故障数就逐渐减少。故障模拟的输出将给出这套完整的测试向量的故障覆盖率。设计者可以不断加入更多的测试向量到这套测试向量中，直到对总的故障覆盖率满意为止。,8.4 数字集成电路的可测性设计,VLSI可测试性的重要性 任何集成电路不论在设计过程中经过了怎样的仿真和检查，在制作完成后都必须通过测试来最后验证设计和制作的正确性，所以，测试的问题在设计的初始就必须加以考虑。测试费用已占成本的30%到50%IC可测试性，测试码生成，以及如何对IC样品进 行测试及分析，如何降低IC成品测试的成本，在设计VLSI时，从一开始就必须考虑测试的问题。,对一个小规模的集成电路，一个有经验的设计者可以设计出一套高故障覆盖率的测试向量。然而，随着电路复杂性的增加，设计高故障覆盖率的测试向量序列就越来越困难，因为深嵌在电路内部节点的可访问性(即可控制性和可观测性)降低。随着集成电路集成度的提高，平均每个I/O管脚集成的门数也越来越多，从外端口测试芯片内部的故障也变得越来越困难。从20世纪70年代开始，人们对集成电路的测试方法和测试技术进行了广泛的研究和开发，与此同时，新的测试设备也不断推出。但是，人们逐渐认识到，单从测试方面的努力来解决集成电路的测试问题已无法满足集成电路日益发展的需要，必须着眼于设计。,可测性设计的基本概念,集成电路在设计和生产制造过程中，将会出现一些故障和错误，测试的目的在于查找这些故障和错误，并选出那些无故障和无错误的电路，出现故障和错误的电路称为失效电路。故障大体分为两种，一种是设计故障，它是在设计中产生的。设计故障又包括两种类型，是逻辑设计错误，即设计的电路和要求的不一样；另一个是动态错误，即电路在确定的条件下，不能正常工作。第二种故障是由电路生产引起的，称为生产故障。,可测性设计DFT(design for testability)是要在原有的设计中加一些额外的电路模块来实现自动测试。最常用的方法是扫描路径(scan path)法和内建自测试BIST(built in self-test)法。需要指出的是，上述的测试方法都会额外增加测试电路，使芯片的面积增加、速度下降，通常，芯片面积可能增加约l0%20。然而，为了满足芯片在各种应用中的可靠性要求，这样的代价是必须的。,