计数器的verilog描述和设计.ppt

3.3 计数器的Verilog描述和设计,3.3.1 4位二进制计数器设计任务导入,一个时钟输入，4位二进制计数值输出，每进入一个脉冲，输出数据增加1，随着时钟的不断输入，输出从0000至1111循环输出计数值。,计数器,CLK,Q0,Q1,Q3,Q2,4位加法计数器工作时序,3.3.2 4位二进制计数器的Verilog表述和设计,4位加法计数器的两大组成部分,完成加1操作的纯组合电路加法器。4位边沿触发寄存器,quartus ii软件中功能演示,3.3.3 功能更全面的计数器设计,不等式操作符,A=4B1101 B=4B0110,功能全面的计数器的仿真波形图,功能验证：（1）RST的异步清零（2）EN=1时，计数器使能（3）EN=1时，LOAD=0时，同步装载计数初值,功能更全面计数器的RTL图,实际芯片举例：CD40161,CMOS同步可编程4位计数器（CMOS Synchronous Programmable 4-Bit Counters）,CD40161真值表,作业,P101 3-10,