集成电路中的晶体管及其寄生.ppt
第2章 集成电路中的晶体管及其寄生效应,信息工程学院李薇薇,2.1理想本征集成双极晶体管的埃伯斯-莫尔模型,一、要点通过隔离把硅片分成一定数目的相互绝缘的隔离区；在各个隔离区制作晶体管，电阻等元件；制作互连线，把各个元件按照一定功能连接起来。多维效应集成电路中的双极晶体管为四层三结结构，各电极均从上面引出，而且各结面积不同。,二、寄生晶体管作用分析（1）NPN工作于饱和区或反向工作区（数字集成电路）：VBCNPN0，VBEPNP0，PNP管的发射结正偏，PNP管处于正向工作状态。（2）NPN处于截止区或正向工作区（模拟集成电路）：VBCNPN0，VBEPNP0，PNP管的发射结反偏，寄生PNP管截止。,结论：寄生的PNP管NPN工作于饱和区或反向工作区严重影响集成电路的工作。NPN工作于截止区或正向工作区寄生PNP截止。,三、EM模型,如果令I30或ISS0，就可得出三层二结结构NPN晶体管的EM方程：,2.2集成双极晶体管的有源寄生效应,假定隔离结始终处于反偏，并取晶体管的参数如下；,对EM模型作简化：,PN结正偏工作时，,PN结反偏工作时，,在电流叠加时只计算exp(V F/V t)项即可以忽略反偏电流，当全部结都反偏时，只考虑ISS项,VSC总是小于零，所以,2.2.1 NPN管工作于正向工作区和截止区的情况,NPN管工作于正向工作区和截止区时，NPN管的BC结压降VBC-NPN 0，亦即PNP管的BE结压降VBE-PNP 0；因为PNP管的BC结压降VBC-PNP=VSC 0，所以寄生PNP管截止。此时IS=-ISS 0。寄生PNP管的存在对NPN管的电流基本上没有影响，只是增加了IB及IC中的反向漏电同时增加一项衬底漏电流IS。在模拟集成电路中，NPN管一般工作在正向工作区，所以寄生PNP管的影响可以忽略。,2.2.2 NPN管工作于反向工作区的情况,NPN管工作于反向工作区时各结的电压情况如下：对于NPN管，VBE-NPN 0；对于PNP管，VBE-PNP=VBC-NPN 0，VBC-PNP=VSC 0 此时寄生PNP管工作在正向工作区。,分析：寄生PNP对IE及IB基本没有影响，但使反向NPN管的“发射机电流”（IC）减少了。说明：寄生PNP管导通的结果是，使相当大的一股反向NPN管的“发射极电流”作为无用电流IS而流入衬底。,减少PNP的影响减少寄生PNP管正向运用时的共基极短路电流增益 采用掺金工艺和埋层工艺。掺金增加大量复合中心而使少子寿命 大大下降，埋层使寄生PNP管的基区宽度WB大大增加，且埋层上扩散在寄生PNP管基区形成的减速场，使少子的基区渡越时间 增加。,2.2.3 NPN管工作于饱和区的情况,数字集成电路中的NPN管工作在饱和区。各结电压情况如下：,在这种情况下寄生PNP管工作在正向工作区，EM方程为：,减少寄生PNP管的影响，就要减少 和增大增大 采用肖特基二极管（SBD）对BC结进行箝位，使VBC下降为0.5V左右。,令 利用晶体管可逆 特性，可将各有用电流和衬底电流之比表示如下：,2.3集成双极晶体管的无源寄生效应,无源寄生效应集成集体管中存在着电荷存储效应，Cj，CD和从晶体管有效基区到晶体管各引出端之间的欧姆体电阻。,2.3.1 集成NPN晶体管中的寄生电阻,1、发射极串连电阻rES 发射区体电阻；发射极金属和硅的接触电阻发射区体电阻很小（发射区为N扩散区）主要考虑 计算公式：SE发射极接触孔面积；RC硅与发射极金属的欧姆接触系数（可查表）,2、集电极串联电阻rCS集成晶体管的集电极串联电阻rCS大于分立晶体管的集电极串联电阻（因为集成晶体管的集电极是从表面引出的）,rCS与IC和VBC有关,要精确计算rCS很困难，主要有两个原因：在大信号工作情况下发生发射极电流的集边效应，使电流不是均匀地流过集电结，即rCS与IC有关。VBC变化所引起的耗尽层宽度的变化，也会使rCS发生变化。,（1）rC1的计算,在进行rC1的计算时，假定其图形是一个上下底为矩形且相互平行的锥体，其上底为有效集电结面积Sc.eff，即Sc.eff SE(发射结面积)，并作以下近似：,上底、下底备为等位面；锥体内的电流只在垂直方向流动；在上、下面上的电流分布是均匀的。,这样结构的电阻可用公式求得：公式的适用范围：不能再认为电流再锥体内是垂直流动的，此时再计算rC1时，应该 来代替实际中的bL和aW，不然所求得的电阻值会偏低。平行锥体的厚度T可用下式来近似估算：,（2）rC2的计算,因为电流由集电结垂直下来后转角流人埋层，所以取拐角的电阻为1/2的薄层电阻值，因而在计算rC2的长度时，可以计算从发射区接触孔中心到集电极接触孔中心的长度LE-C即可,（3）rC3的计算,rC3也是一个锥体，在版图设计时，掩模上集电极接触区(N+区)的三边与埋层的三边是重合的，只是在发射区一边埋层的长度很长。根据rC1的估算方法，对于这一边的长度，是以集电极N+扩散层边缘再加1T来处理。根据已知的数据可得到rC3锥体的高度T为,WBL基区宽度，RS-BL拐角的薄层电阻,要说明的是在以上的计算中忽略了以下几点,（4）减小rCS的方法,在rCS中起主要作用的是rC2和rC3。工艺设计上：可采用加埋层的方法以减小rC2，在满足工作电压的要求情况下减小和采用深N集电极接触扩散以减小rC3，但要增加一块掩模版，并在基区扩散前增加一次N深扩散。在版图设计上，电极顺序采用BEC排列来减小LEC，以减小rC2，采用双集电极或马蹄形集电极图形来减小rC2，但芯片面积及寄生电容增大了。,3、基区电阻rB从基极接触孔到有效基区之间存在相当大的串联电阻；集成晶体管的各电极都由表面引出，所以其基极电流平行于发射结和集电结之间，是横向流动的；由于rB的存在，在大注人情况下会引起发射极电流的集边效应，而且影响模拟电路中的高额增益和噪声性能。,基区电阻由三部分组成：rB1为发射区扩散层下面的那部分基区(称内基区)的电阻；rB2为发射区扩散层边缘到基极接触孔边缘间的外基区的电阻；rB3包括电极金属和硅的接触电阻以及基极接触孔下实际流过基极电流的那部分基区的电阻。,计算的困难：晶体管的基区宽度很小；影响rB1的因素很多是晶体管的有源区,WE，LE为发射区的宽度和长度,（2）rB2的计算,在不考虑发射区的横向扩散及集电结、发射结的耗尽层扩展的影响时，可以用一般计算薄层电阻的公式，即,式中：WE-B为发射区掩模孔边线与基极接触掩模孔边线之间的距离；LE为发射区掩模孔和基极接触掩模孔的平均长度；RSB为基区扩散层的薄层电阻。,（3）rB3的计算,外基区表面的杂质浓度很高，且发射区掩模孔和基极接触掩模孔之间的距离基极电流主要流经外基区的表面，因而rB3中体电阻的影响很小rB3主要是电极金属与基区的接触电阻rBC；rB3远小于rB1、rB2通常忽略不计,2.3.2 集成NPN管中的寄生电容,分类：与PN结有关的耗尽层势垒电容Cj；与可动载流子在中性区的存储电荷有关的扩散电容CD。电极引线的延伸电极电容Cpad，一般情况下Cpad很小，可忽略不计。1、PN结势垒电容Cj利用劳伦斯沃纳曲线；梅耶等针对典型的集成电路工艺，计算了各种结的零偏单位面积结电容，可以用来快速计算各类集成电路PN结势垒电容。2、扩散电容CD反映晶体管内可动少子存储电荷与所加偏压的关系PN结反偏少子耗尽，CD不予考虑，只考虑正偏的CD正向工作：只需考虑CDE反向工作：只需考虑CDC饱和工作：CDE、CDC都要考虑。,2.4集成双极晶体管的无源寄生效应,双极集成电路中的基本器件是NPN管，但在模拟电路中也往往需要PNP管，如运算放大器的输入级、输出级的有源负载等都经常使用PNP管。因为集成电路的工艺主要是针对大量应用的NPN晶体管设计的，因此在一般情况下，PNP管都是在与NPN管制造工艺兼容的情况下制造的，这样制得的PNP管必然小、fT低。虽然PNP管的单管性能不如NPN管，但在集成电路中由于使用了PNP管，而使电路的性能得到了很大的改善，而且横向PNP管的问世，也促使了I2L电路的实现。在集成电路中常用的PNP管主要有两大类：横向PNP管和衬底PNP管。,横向PNP管,横向PNP的特点：BVEBO高，这主要是由于xjc深高之故；小，这是由于工艺限制基区宽度不可能太小，又加上有纵向寄生PNP的作用；频率响应差；临界电流ICr小。,2）横向PNP管本身结构上的限制其横向平均基区宽度不可能做得太小，横向PNP管的最小横向基区宽度WBL-min不可能设计得很小。发射极的注入效率低。表面复合影响大。,（2）横向PNP管的特征频率fT横向PNP管的fT较小，一般为(15)MHz，比模拟集成电路中的NPN管几乎小两个数量级。横向PNP管fT小的原因如下：横向PNP管的有效平均基区宽度WBL大；埋层的抑制作用，使折回集电极的少子路程增加；空穴的扩散系数只有电子扩散系数的13。横向PNP管在共发射极接法时其衬底结电容蛛和发射结电容Cjs是并联的，也会引起fT下降。为使fT提高可采取以下措施：增加结深xjc；减小LE，即只要能满足电流容量的要求，发射区应做成最小几何尺寸，提高工艺精度以降低WBL。在与NPN管制造工艺兼容的前提下，降低外延层掺杂浓度，提高横向PNP发射区(也即NPN管的基区)掺杂浓度NEPNP。,衬底PNP管,衬底PNP管的制作工艺与NPN管的制作工艺完全兼容，在进行NPN管基区扩散的同时形成了衬底PNP管的发射区、其集电区则是整个电路的公共衬底，所以只有利用PN结隔离工艺，才能制造衬底PNP管。,2.5 集成二极管,2.6 肖特基势垒二极管（SBD）和肖特基箝位晶体管（SCT）,2.6.1 肖特基势垒二极管SBD的反向饱和电流大，约为21011A，而一般NPN管的IES10-16，ICS10-15A，ISS10-13A。SBD的正向导通压降小，约比PN结的0.10.2V。另外，在小注入时，SBD是多子导电器件，所以没有PN结中的少于存储问题，从而使得当外加电压改变时，其响应速度快。,2.6.2 肖特基箝位晶体管,2.7 MOS集成电路中的有源寄生效应,一种场区寄生MOSFET：一条铝线跨接两个相邻的扩散区时，就形成了一个以A，B为源、漏，以C为栅的场区寄生MOSFET。由于扩散区A，B和铝线C上的电压是相互独立变化的，当铝线C上的电压使铝线下的衬底反型形成沟道时，就会导致A，B间有电流流通，而使电路失效或参数变坏。为防止场区寄生MOSFET的导通，必须提高开启电压。,2.7.1 场区寄生MOSFET,另一种场区寄生MOSFET：硅栅MOS电路中，多晶硅连线设计不当，或由于光刻对准偏差，使多晶硅跨接两个扩散区，而形成以扩散区为源、漏，以多晶硅为栅的两一种场区寄生MOSFET。由于铝线下的场氧化层要比多晶硅下的场氧化层厚（因为在多晶硅光刻后还要生长一层氧化层），所以以多晶硅为栅的场区寄生MOSFET更不能忽视。,提高场开启电压的两种办法：加厚场氧化层的初始厚度，并严格控制随后加工中的腐蚀量。但不能加厚太多，因为场氧化层太厚对后续工艺如刻孔、布线等会有影响，采用等平面工艺可以改善这些影响。在场区注入(或扩散)与衬底同型的杂质，以提高衬底表面浓度但掺入的杂质的且要适当。在满足场开启要求的前提下。尽量减少掺杂酌量，以防止寄生电容的增加或击穿电压约下降。,2.7.2 寄生双极性晶体管,在MOS集成电路中有两类双极型晶体管：以正常的MOSFET的源、漏和衬底为E、C、B的寄生三极管；由场区MOSFET的源、漏和衬底形成的寄生三极管。,防止这种寄生效应的办法：寄生双极型晶体管的“基区宽度”不要太小，但这由电路设计规则决定。使P型讨底保持在负电位或零电位。,2.7.3 寄生PNPN效应,在P阱CMOS电路中，以N型衬底为基区，P源区或漏区为发射区P阱为集电区形成一个PNP寄生三极管；而以P阱为基区，N源区或漏区为发射区，N型衬底为集电区又形成另一个寄生NPN三极管。Rs，Rw为衬底和阱的电阻。因此CMOS电路不可避免地构成了PNPN可控硅(SCR)结构。,当CMOS集成电路接通电源后，在一定的外界因素的触发下，会出现负阻电流特性，它和PNPN器件的闸流特性很相似，这种现象被称为PNPN效应（自锁效应），它不仅会造成电路功能混乱，而且往往会引起电路损坏。,自锁往往发生在芯片中某一局部区域，有两种不同的情况：一种是自锁只发生在外围与输入输出有关的地方，另一种是自锁可能发生在芯片的任何地方(如辐射引起的自锁)，在使用中遇到更多的是前一种情况。1、自锁产生的条件在通常情况下，VDD与VSS之间有一个反偏的阱衬底结隔离，只有一个很小的二极管漏电流在其问流过。一定的外界因素触发下(如大的电源脉冲干扰或输入脉冲干扰，特别是在射线瞬时辐照下)，VDD和VSS之间会感生一个横向电流IRS，而使P沟MOSFET源区P周围的N衬底电位低于P源区，当这个电位差达到一定程度后(0.7V)，会导致P衬底结正偏，少数载流子空穴从P源区注入衬底。如果P源区接近P阱，则一部分空穴被衬底反偏结收集，寄生的横向PNP管导通，同样，阱内的横向电流IRW会使寄生的纵向NPN管导通。这两个寄生三极管都导通时，就形成一个正反馈闭合回路，此时即使外界的触发因素消失，在VDD和VSS之间椰油电流流动，这就是所谓的“自锁现象”。如果电源能提供足够大的电流，则由于自锁效应，电路将最终因电流过大而烧毁。,若 则Ig的反馈量。这样，两个寄生三极管同时工作，形成正反馈回路，加深了寄生可控硅导通，最终因电流过大而烧毁管芯。产生自锁的基本条件有三个：外界因素使两个寄生三极管的EB结处于正向偏置；两个寄生三极管的电流放大倍数电源所提供的最大电流大于寄生可控硅导通所需要的维持电流IH。,2、消除自锁现象的几项措施（1）消除自锁现象的版图设计由产生自锁的基本条件可知，减小电阻RS和RW，降低寄生三极管的电流放大倍数，可有效地提高抗自锁的能力。为此，在版图设计时采用隔离环、伪收集极，加多电源接触孔和地接触孔的数目，加粗电源线和地线，对电源接触孔和地接触孔进行合理的布局等，以减小有害的电位梯度。（2）消除自锁现象的工艺考虑在工艺制作中，为了有效地降低其NPN和PNP，提高抗自锁的能力，要注意扩散浓度的控制；对于横向寄生PNP管，保护环是其基区的一部分，施以重掺杂可降低PNP管的PNP；对于纵向寄生NPN管，工艺上降低其NPN有效的办法是采用深阱扩散，来增加基区宽度；为了降低Rw，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用NSi上外延N作为衬底。,实验证明用此衬底制作的CMOS电路具有很高的抗自锁能力。由于衬底材料浓度很高，使寄生PNP管的横向电阻率下降；又因为阱下加入P埋层，使阱的横向电阻Rw和电流放大倍数NPN，大大下降，从而大大提高了电路的抗自锁的能力。,（3）其他措施 要特别注意电源跳动，防止电感元件的反向电动势或电网噪声窜人CMOS电路的电源，引起CMOS电路瞬时击穿而触发自锁效应。因此在电源线较长的地方，要注意电源退耦，此外还要注意对电火花箝位。防止寄生三极管的EB结正偏。输入信号不得超过电源电压(VDDViVSS)，如果超出这个范围，应加限流电阻。因为输入信号一旦超过电源电压，就可能使寄生晶体管的EB结正偏，从而使寄生可控硅触发导致自锁。此外，输出端不宜接大电容，一般应小于0.01m。电源限流。CMOS电路的功耗很低，所以在设计CMOS系统的电源时，系统实际需要多少电流。就供给它多少电流，电源的输出电流能力不要太大。如果电源电流小于可控硅的维持电流IH，那么即使寄生可控硅有触发的机会，也不能维持自锁。,
