《电工电子技术》全套课件第9章门电路与组合逻辑电路.ppt

第9章 门电路与组合逻辑电路,9.1 数字电路概述,9.2 逻辑代数与逻辑函数,9.3 逻辑门电路,9.4 逻辑门电路的分析和设计,9.5 常用的组合逻辑模块,了解数字电路和数字信号的特点。了解二进制的数制系统。掌握与、或、非三种基本逻辑运算以及与非门、异或门等常用的逻辑门的逻辑功能。了解逻辑代数的基本运算法则和基本定律。掌握应用逻辑代数运算法则和卡诺图进行化简的方法。掌握几种逻辑函数表示形式之间的转换方法。了解分立元件构成的门电路的特点。了解集成逻辑门电路的特点和多余输入端、输出端的处理方法。掌握组合逻辑电路的分析和设计的方法。熟练掌握常用的组合逻辑模块的工作原理和使用方法。,学习目标,9.1 数字电路概述,电子电路中的信号,模拟信号,数字信号,随时间连续变化的信号,时间和幅度都是离散的，不连续变化的,如：正弦波、锯齿波信号等,如：脉冲信号等,模拟信号：,正弦波信号,锯齿波信号,研究模拟信号时，我们注重电路输入、输出信号间的大小、相位关系。相应的电子电路就是模拟电路，包括交直流放大器、滤波器、信号发生器等。,1.脉冲信号的参数,A,tW,tf,tr,脉冲幅度：A,脉冲宽度：tW,脉冲前沿：tr,脉冲后沿：tf,脉冲周期：T,脉冲频率：f=1/T,T,0.9 A,0.5 A,0.1 A,实际脉冲信号,9.1.1 脉冲信号和数字信号,数字电路中的信号是脉冲信号。,正脉冲：,跃变后的电位比跃变前高,0V,3V,（-3V）,（0V）,负脉冲：,跃变后的电位比跃变前低,0V,-3V,（3V）,（0V）,2、正、负脉冲信号,脉冲信号,脉冲信号,3、数字信号,可用两种逻辑电平0和1来描述的信号。,正负逻辑,这里的0和1只表示两个对立的逻辑状态，不表示具体的数值，如电位的低高（0表示低电位，1表示高电位）、开关的开合等。,研究数字电路时注重电路输出、输入间的逻辑关系，因此不能采用模拟电路的分析方法。主要的工具是逻辑代数，电路的功能用逻辑状态表（真值表）、逻辑表达式及波形图表示。,在数字电路中，三极管工作在开关状态，即工作在饱和和截止状态。,K开-Uo=1,输出高电平K合-Uo=0,输出低电平,可用三极管代替,三极管的开关特性：,截止,饱和,在数字电路中，一般用高电平代表1、低电平代表0，即所谓的正逻辑系统。,只要能判断高低电平即可,十进制：,以十为基数的计数体制,表示数的十个数码：,0、1、2、3、4、5、6、7、8、9,遵循逢十进一的规律,157,=,常用数制,9.1.2 二进制,位权：10n,一个十进制数数 N可以表示成：,若在数字电路中采用十进制，必须要有十个电路状态与十个记数码相对应。这样将在技术上带来许多困难，而且很不经济。,二进制：,以二为基数的计数体制,表示数的两个数码：,0、1,遵循逢二进一的规律,（1001）B=,=(9)D,位权：2n,优缺点,用电路的两个状态-开、关来表示二进制数，数码的存储和传输简单、可靠。,位数较多，使用不便；不合人们的习惯，输入时将十进制转换成二进制，运算结果输出时再转换成十进制数。,十六进制,二进制与十进制之间的转换,二进制转换为十进制,按权展开,（1011）B=,=(11)D,十进制转换为二进制,求商取余,(25)D=(11001)B,十进制与二进制之间的转换，可以用二除十进制数，余数是二进制数的第0位（K0），然后依次用二除所得的商，余数依次是第一位（K1）、第二位（K2）、。,转换过程：,(25)D=(11001)B,高位,低位,二十进制（BCD码）：,用二进制码表示的十进制数：,09十个状态，用四位二进制码表示一位十进制数：,2,1,0,3,4,十六进制与二进制之间的转换,(0101 1001)B=,027+1 26+0 25+1 24+1 23+0 22+0 21+1 20D,=,(023+1 22+0 21+1 20)161+(1 23+0 22+0 21+1 20)160D,=(59)H,每四位2进制数对应一位16进制数,二进制转换为十六进制：,B=,从末位开始四位一组,(1001 1100 1011 0100 1000)B=,=(9CB48)H,十六进制转换为二进制呢？,9.2 逻辑代数和逻辑函数,逻辑代数,在数字电路中，我们要研究的是电路的输入输出之间的逻辑关系，所以数字电路又称逻辑电路，相应的研究工具是逻辑代数（布尔代数）。,在逻辑代数中，逻辑函数的变量只能取两个值（二值变量），即0和1，中间值没有意义，这里的0和1只表示两个对立的逻辑状态，如电位的低高（0表示低电位，1表示高电位）、开关的开合、电灯的亮、灭等。,（1）“与”逻辑运算和与门,A、B、C都具备时，事件F才发生。,设,开关闭为“1”,开关开为“0”,灯亮为“1”,不亮为“0”,则A、B、C与灯F的关系为“与”逻辑,与逻辑,1.基本逻辑运算及其表示方法,F=ABC,逻辑式,逻辑状态表,全1出1,有0出0,逻辑符号,二极管与门电路,（2）“或”逻辑运算和或门,A、B、C只有一个具备时，事件F就发生。,开关闭为“1”,开关开为“0”,灯亮为“1”,不亮为“0”,则A、B、C与灯F的关系为“或”逻辑,或逻辑,F=A+B+C,或逻辑式,逻辑状态表,全0出0,有1出1,逻辑符号,二极管或门电路,（3）“非”逻辑运算和非门,A具备时，事件F不发生；A不具备时，事件F发生。,非逻辑,开关闭为“1”,开关开为“0”,灯亮为“1”,灯不亮为“0”,则开关A与灯F的关系为“非”逻辑,逻辑式,逻辑状态表,有1出0,有0出1,逻辑符号,三极管非门电路,限幅二极管,反相器,A+0=A A+1=1 A 0=0 A=0 A 1=A,所以，可以得到以下逻辑运算：,0 0=0 1=1 0=0,1 1=1,0+0=0,0+1=1+0=1+1=1,2.逻辑代数的基本定律,基本运算法则,逻辑代数的基本定律,交换律,结合律,分配律,A+B=B+A,A B=B A,A+(B+C)=(A+B)+C=(A+C)+B,A(B C)=(A B)C,A(B+C)=A B+A C,A+B C=(A+B)(A+C),A+AB=A,证明：,A+AB=A(1+B)=A1=A,利用运算规则可以对逻辑式进行化简。,例如：,吸收律,（原变量的吸收）,（反变量的吸收）,证明：,例如：,吸收律,可以用列真值表的方法证明：,反演律（狄摩根定理）,思考：三个变量时是否成立？,3.几种常用的逻辑运算,“与”、“或”、“非”是三种基本的逻辑关系，任何其它的逻辑关系都可以以它们为基础表示。,与非门,或非门,9.2.2 逻辑函数及其表示法,1、逻辑函数,如果以逻辑变量作为输入，以运算结果作为输出，那么输入变量取值确定后，输出的取值随之确定。任何一个具体的逻辑因果关系都可以用一个确定的逻辑函数来描述。,2、逻辑函数的表示法,逻辑表达式,把逻辑函数的输入、输出关系写成与、或、非等逻辑运算的组合式，即逻辑代数式，称为逻辑表达式，我们通常采用“与或”的形式。,比如：,逻辑图,把相应的逻辑关系用逻辑符号和连线表示出来。,F=AB+CD,逻辑表达式与逻辑图的转换,逻辑状态表,将输入、输出的所有可能状态一一对应地列出,n个变量可以有2n个组合，一般按二进制的顺序，输出与输入状态一一对应，列出所有可能的状态。,F=,+,+,+,3.逻辑函数表示形式的变换,（1）由真值表转换到与或表达式,第1步：取真值表中函数值为“1”的每一组变量写成乘积项第2步：乘积项中变量为1，取原变量，变量为0，取反变量,第3步：将各项写成“或”的形式,（2）由逻辑表达式转换到真值表,第1步：把逻辑表达式中变量的各种取值组合有序地添入真值表中；（有n个变量时，变量的取值组合有2n个）,A,B,F,0,1,1,0,第2步：计算出变量的各种取值组合对应的函数值，并填入表中。,（3）逻辑表达式与逻辑图的转换,前面已经提到，在此不再重复,9.2.3 逻辑函数的化简,在实现同一逻辑功能的前提下，逻辑式越简单，则需要门的数量越少，电路越简单。所以逻辑式的化简是分析和设计逻辑电路必不可少的步骤。,化简：,（1）根据逻辑代数的运算法则将逻辑式的项数减少，将每一项中的变量减少。,（2）根据要求将逻辑式转换为需要的逻辑运算形式。如：“与非与非表达式”。,例1：,反演,1应用逻辑代数运算法则化简,例2：,？,AB=AC,A+B=A+C,请注意与普通代数的区别！,用与非门实现下列逻辑关系，画出逻辑图,=,=,F,例3,把逻辑函数的输入、输出关系写成与、或、非等逻辑运算的组合式，即逻辑代数式，称为逻辑函数式，我们通常采用“与或”的形式。,比如：,若表达式中的乘积包含了所有变量的原变量或反变量，则这一项称为最小项，上式中每一项都是最小项。,若两个最小项只有一个变量以原、反区别，称它们逻辑相邻。,2、应用卡诺图化简,（1）最小项与逻辑相邻,逻辑相邻的项可以合并，消去一个因子,（2）卡诺图,所谓卡诺图，就是和变量的最小项对应的按一定规则排列的方格图，每一小方格填入一个最小项。,n个输入变量有 2n 个最小项，卡诺图也就有 2n 个小方格，在卡诺图的行和列分别标出变量及其状态,注意：,变量状态的次序是00，01，11，10,画法：,根据逻辑式或真值表画出卡诺图,将逻辑式中的最小项或真值表中取“1”的最小项用“1”填入卡诺图中相应的小方格内。,逻辑式原变量为“1”；反变量为“0”,将卡诺图中所有取值为“1”的相邻小方格圈成矩形或方形，然后合并化简。,（3）应用卡诺图化简,化简的原则：,方法：,2、圈的个数应尽可能的少，圈内的小方格应尽可能多。圈内小方格的个数应为2n个。,4、圈内相邻的2n项可以合并为一项，并消去n个因子。,1、相邻的小方格包括最上行与最下行、最左列与最右列、同行（列）两端的两个小方格。,保留相同变量，省略不同变量;“1”为原变量，“0”为反变量；然后各乘积项相加,3、新圈必须包含至少一个在已圈过的圈中没出现过的取值为“1”的小方格。,例4：,00 01 11 10,01,1,1,1,1,例5：,00 01 11 10,00011110,逻辑表达式不是最小项的形式，化成最小项后，再画卡诺图,1 1 1 11 1 1 1,1 1 1 1,11,例6：,00 01 11 10,01,1,1,1,1,根据下面的真值表画出卡诺图,0 0 0 0,0 0 1 0,0 1 0 0,0 1 1 1,1 0 0 0,1 0 1 1,1 1 0 1,1 1 1 1,例7：,F=,例8：,根据下面的真值表画出卡诺图并化简,F=,例9：,1,1,1,1,Y=,例10：,1 1 1 11 1 1 1,1 1 1 1,11,Y=,逻辑门电路,门电路是用以实现逻辑关系的电子电路。门电路主要有：与门、或门、非门、与非门、或非门、异或门等。,9.3 逻辑门电路,9.3.1 分立元件门电路,分立元件门电路缺点,1、体积大、工作不可靠。,2、需要不同电源。,3、各种门的输入、输出电平不匹配。,集成门电路,与分立元件门电路相比，集成电路具有体积小、可靠性高、速度快、耗电小的特点，而且输入、输出电平匹配，所以早已广泛采用。根据电路内部的结构，可分为DTL、TTL、HTL、MOS管集成门电路。,1.TTL门电路,9.3.2 集成逻辑门电路,TTL与非门的外形,GND,VCC,四2输入与非门,1）电压传输特性,TTL与非门的特性和技术参数,测试电路,UOL,(0.3V),传输特性曲线,UOL,(0.3V),阈值UT=1.4V,理想的传输特性,输出高电平,输出低电平,（1）输出高电平UOH、输出低电平UOL,UOH2.4V UOL 0.4V 便认为合格。,典型值UOH=3.6V UOL 0.3V,2）主要参数,UOH,(3.6V),(0.3V),UOL,（2）输入高电平UIH、,输入低电平UIL,UIL,UIH,Uoff,Uon,典型值UIH=3.6V UIL 0.3V,开门电平Uon=UIH（min）,关门电平Uoff=UIL（max）,典型值Uon=1.8V Uoff=0.8V,（3）阈值电压UT,uiUT时，认为ui是低电平。,uiUT时，认为ui是高电平。,UT=1.4V,阈值UT=1.4V,（4）抗干扰容限（噪声容限）,低电平噪声容限：UNL=Uoff-UIL,高电平噪声容限：UNH=UIH-Uon,UIL,UIH,Uoff,Uon,UNL,UNH,用来说明门电路抗干扰能力！,（5）扇出系数,前后级之间电流的联系,门电路输出驱动同类门的个数,用来说明门电路带负载能力！,一般与非门的扇出系数NO 8,（6）平均传输延迟时间,tpd1,tpd2,平均传输延迟时间,用来说明门电路的开关速度！,2.MOS门电路,MOS集成电路具有输入电阻高、功耗小、带负载能力强、抗干扰能力强、电源电压范围宽、集成度高等优点，广泛应用在大规模数字集成系统中。,MOS型集成电路可分为NMOS、PMOS、CMOS等。,CMOS电路的优缺点：,、静态功耗小。,、允许电源电压范围宽（318V）。,3、扇出系数大，抗噪容限大。,4、工作速度低于TTL电路。,MOS反相器,ui=“1”,ui=“0”,实际结构,等效结构,负载管,驱动管,CMOS反相器,A=0,F=“”,工作原理：,A=,F=“”,工作原理：,A=0,B=0,截止,导通,F=1,CMOS与非门,A=0,B=1,截止,导通,F=1,A=1,B=0,截止,导通,F=1,A=1,B=1,导通,F=0,截止,1,1,1,0,CMOS电路的优点：,、静态功耗小。,、允许电源电压范围宽（318V）。,3、扇出系数大，抗噪容限大。,符号,低电平起作用,3.三态输出与非门,符号,功能表,高电平起作用,三态门主要作为TTL电路与总线间的接口电路,用途：,E1、E2、E3分时接入高电平,9.3.3 对集成门电路输入、输出端的处理,1.多余输入端的处理：,TTL：,悬空（易引入干扰）,直接接+UCC,通过合适电阻接+UCC,CMOS：,直接接+UDD,不许悬空！,2、输出端的连接：,（三态门、OC门除外）,输出端不能并联！,输出端不能直接接地！,输出端不能直接接电源！,3、输入电压范围：,ui,UCC（UDD）+0.5V,-0.5V,4、供电电源的选用：,TTL：,UCC=55.5V,对电源要求高,CMOS：,UDD=318V,对电源适应范围宽,概述,逻辑电路,组合逻辑电路,时序逻辑电路,当前的输出仅取决于当前的输入,除与当前输入有关外还与原状态有关,9.4 组合逻辑电路的分析与设计,3、列出输入输出状态表并得出结论。,9.4.1 组合逻辑电路分析,分析步骤：,电路 结构,输入输出之间的逻辑关系,1、由给定的逻辑图写出逻辑关系表达式。,4、根据输入输出状态表判断逻辑功能。,2、运用逻辑代数对逻辑式进行化简或变换。,分析下图的逻辑功能。,例2,状态表,相同为“0”不同为“1”,异或门,分析下图的逻辑功能。,例3,状态表,相同为“1”不同为“0”,同或门,分析下图的逻辑功能。,0,1,被封锁,1,1,例4,1,0,被封锁,1,控制门（选通电路）,9.4.2 组合逻辑电路设计,任务要求,最简单的逻辑电路,1、指定实际问题的逻辑含义，进行逻辑抽象。,分析步骤：,3、根据状态表，写出逻辑式。,4、用逻辑代数对逻辑式进行化简或变换。,5、根据化简、变换后的逻辑式画出逻辑图。,2、列出逻辑状态表。,设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。,三个按键A、B、C按下时为“1”，不按时为“0”。输出是F，多数赞成时是“1”，否则是“0”。,2)、根据题意列出逻辑状态表。,解：,1)、首先指明逻辑符号取“0”、“1”的含义,例5,逻辑状态表,F,0,0,0,0,1,1,1,1,3）根据状态表，写出逻辑式。,F=,+,+,+,4)、化简逻辑式。,+,+,=,+,+,+,+,5)根据逻辑表达式画出逻辑图,若用与非门实现,设计一个二进制 加法器,如：A=1101,B=1001,计算A+B,0,1,1,0,1,0,0,1,1,进位信号,和,二进制加法运算的基本规则：,（2）最低位是两个最低位数的叠加，不需考虑进位。,（3）其余各位都是三个数相加，包括加数、被加数和 低位来的进位信号。,（4）任何位相加都产生两个结果：本位和、向高位的 进位信号。,（1）逢二进一。,例6,（1）半加器,半加运算不考虑从低位来的进位,A-加数；B-被加数；S-本位和；C-进位。,逻辑状态表,用与非门实现,画出逻辑图,由逻辑式知，需七个门,S,C,化简后，可得,S,C,用异或门构成,逻辑符号,（2）全加器,ai-加数；bi-被加数；ci-1-低位的进位；si-本位和；ci-进位。,逻辑状态表,半加和,所以：,全加器逻辑图,逻辑符号,全加器74LS183的管脚图,双全加器,用一片74LS183构成两位串行进位全加器。,串行进位,例7,用两片74LS183构成四位串行二进制加法器。,9.5 常用的组合逻辑模块,9.5.1 编码器,编码：赋予选定的一系列二进制代码以固定的含义。,编码器：实现编码功能的逻辑电路。,数值,文字符号,二进制代码,编码,为了表示字符,数字系统的信息,1.二进制编码器,将一系列信号状态编制成二进制代码。,n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。,输入：,N个信号,输出：,n位二进制代码,2n N,2n/n 线编码器,用与非门组成三位二进制编码器,-8-3线编码器,输入：,I0I7八个信号,输出：,Y2、Y1、Y0三位二进制数,因为：,23=8,1、列出状态表（编码表）,2、写出逻辑表达式并进行化简和变换,3、根据化简和变换后的逻辑式画出逻辑图,例8,编码表,8-3线编码器,8-3线优先编码器,当待编码的几个信号同时为1时，应按照事先编排好的优先顺序输出。具有此种功能的编码器为优先编码器。,74LS148为8-3线优先编码器,在BCD码中，十进制数(N)D 与二进制编码(K3K2K1K0)B 的关系可以表示为：,(N)D=23 K3+22 K2+21 K1+20 K0,8,4,2,1,在BCD码中，用四位二进制数表示09十个数码。,亦称8421码,2.二-十进制编码器,将十个状态（对应于十进制的十个代码）编制成BCD码。,十个输入,四位,输入：I0 I9,输出：Y0 Y3,列出状态表如下：,十-四线编码器,二-十进制编码器,编码表,逻辑图略,二-十进制优先编码器 74LS147编码器功能表,十键8421码编码器的逻辑图,9.5.2 译码器,1.二进制译码器,将输入的一组n位二进制码译成2n种电路状态。也叫n-2n线译码器。,译码器的输入：,n位二进制代码,译码器的输出：,2n个高低电平信号,编码的逆过程，即将某二进制代码翻译成电路的某种状态。,译码,双2-4线译码器74LS139的内部线路,1,1,0,0,0,0,0,1,1,1,0,1,74LS139的功能表,“”表示低电平有效。,74LS139管脚图,一片139中含两个2-4译码器,例：利用译码器分时将采样数据送入计算机。,工作原理：（以A0A1=00为例）,脱离总线,使能端,控制端,译码输入端,译码输出端,74LS138管脚图,3-8线译码器74LS138,基本功能：,注意：输出低电平有效,扩展功能：,其中,（当S=1时）,.,m0 m7为A2A1A0的8个最小项,功能分析：,74LS138是最小项非的译码,由逻辑式得真值表,译码器的扩展,A3A2A1A0=00000111,A3A2A1A0=10001111,利用中规模组件设计组合电路,中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。,用中规模组件设计逻辑电路，可以减少连线、提高可靠性。,下面介绍用译码器设计组合逻辑电路的方法。,用中规模集成模块译码器实现组合逻辑功能,有n个地址输入端的译码器，有2n个信号输出端。即每一个信号输出端与n个输入变量的每一个最小项一一对应,1、确定逻辑表达式中的各个最小项（或者是逻辑状态表中结果为1的各个最小项）。,步骤：,2、先将输入变量接在地址输入端，再把与上步中确定的最小项对应的译码器的输出端适当连接，就可以实现组合逻辑功能。,最小项中的原变量为“1”，反变量为“0”；则最小项对应的二进制的代码按权展开后的结果与译码器的输出端的下标对应。,例16：,利用CT74LS138型3-8线译码器实现逻辑函数Y=AB+BC+CA,变换,Y6,Y7,Y3,Y5,A B C,Y,用n位地址输入的译码器，可以产生任何一种输入变量数不大于n的组合逻辑函数。,逻辑状态表,例17：,利用CT74LS138型3-8线译码器实现全加器,A B Ci-1,Ci,Si,2、显示译码器,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,显示器件：,常用的是七段显示器件,各段加正向电压导通，发光,各段加反向电压截止，不发光,接法：,“1”亮，“0”不亮,“0”亮，“1”不亮,共阴极：如BS201,共阳极：如BS204,使用时需接限流电阻,各段加正向电压导通，发光;,各段加反向电压截止，不发光,各段加反向电压导通，发光;,各段加正向电压截止，不发光,七段显示译码表,a,b,c,d,f,g,A3 A2 A1 A0 a b c d e f g,0 0 0 0 1 1 1 1 1 1 0,0 0 0 1 0 1 1 0 0 0 0,0 1 0 0 0 1 1 0 0 1 1,e,（共阴极接法）,0 1 0 1 1 0 1 1 0 1 1,0 1 1 0 1 0 1 1 1 1 1,0 1 1 1 1 1 1 0 0 0 0,0 0 1 1 1 1 1 1 0 0 1,0 0 1 0 1 1 0 1 1 0 1,1 0 0 0 1 1 1 1 1 1 1,1 0 0 1 1 1 1 1 0 1 1,显示译码器：,CT7449的管脚图,完整的功能表请参考相应的参考书。,CT7449与七段显示器件的连接：,9.5.3 数据分配器,功能：,将一个输入数据分时分别送到多个输出端输出，即一路数据输入，多路输出。,功能表,将74LS138型译码器改接为8路分配器,74LS138真值表,9.5.4 数据选择器,从一组数据中选择一路信号进行传输的电路，称为数据选择器。,控制信号,输入信号,输出信号,数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。,从n个数据中选择一路传输，称为n选一数据选择器。若被选择数据为m位，则称为m位n选一数据选择器。,控制信号,四位二选一选择器,使能控制端,输出端,数据输入端,选择控制端,四选一集成数据选择器74LS153,管脚图,选择控制端,数据输入端,输出端,使能控制端,电路图,选择控制端,使能控制端,输出端,1,0,0,0,1,1,1,1,1,1,1,0,D0,D0,D1,1,0,0,0,1,1,1,1,0,1,1,1,D1,0,1,0,0,0,0,0,四选一集成数据选择器74LS153功能表,八选一集成数据选择器74LS151功能表,用两片74LS151构成十六选一数据选择器,D0D7,D0D7,D8D15,D8D15,1,用两片74LS151构成十六选一数据选择器,用数据选择器实现指定的逻辑函数,四选一选择器功能表,类似三变量函数的表达式！,例：,利用四选一选择器实现如下逻辑函数。,与四选一选择器输出的逻辑式比较,可以令：,变换,设计时采用函数式比较法,接线图,例：,利用74LS151型八选一数据选择器实现逻辑函数Y=AB+BC+CA,变换,将输入变量A,B,C分别对应接到数据选择器的地址输入端A2,A1,A0,将数据输入端D3,D5,D6,D7接1，其余输入端接0,D6,D7,D3,D5,用n位地址输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。,设计时可以采用函数式比较法。控制端（即地址输入端）作为输入端，数据输入端可以综合为一个输入端。,9.5.5 数值比较器,集成四位数值比较器74LS85,数值比较器的扩展,