《微机原理与应用教学资料》第一、二章(课件).ppt

1,第一章 概 述,电气学院学习部资料库,2,本章知识点,微型计算机的特点及分类 微型计算机面向总线结构微型计算机系统的三层结构,电气学院学习部资料库,3,一计算机发展过程,电子管计算机：1946年晶体管计算机：1958年集成电路计算机：1965年大规模集成电路计算机：1971年微电子技术在计算机技术中起基础支撑作用,电气学院学习部资料库,4,二计算机分类,根据体积、性能、价格分为：微型计算机$200$20000；personal computer；workstation；portable computer小型计算机$100,000；专用性比较强，常用于分布式数据处理中型计算机$500,000$5,000,000；体积约为汽车大小，用于特大型或超大型数据库处理巨型计算机Super-computer$5,000,000$20million，体积房间大小，特殊用途：全球天气预报、卫星发射等系统结构和工作原理都一样，包含：CPU、Memory、I/O三结构 巨型计算机多个微处理器并行运行,电气学院学习部资料库,5,特点：体积小、重量轻、可靠性高、结构灵活、应用面广,由micro-processor（CPU）决定性能1、微型机以micro-processor处理的 字长作为分类标准2、micro-processor的种类：4、8、16、32、64位位数越多，其指令功能越强，处理的速度越快,三微型计算机的分类,电气学院学习部资料库,6,微处理器的发展,第一代微处理器 4位和8位第二代微处理器 8位第三代微处理器 16位第四代微处理器 32位8038680486第五代微处理器 64位PentiumPentium ProPentium 2Pentium 3Pentium 4,电气学院学习部资料库,7,四、微处理器、微型计算机、微型计算机系统,1、微处理器micro-processor or CPU：运算、控制功能；是微型计算机的核心ALU：算术逻辑运算部件累加器和寄存器组：保存参加运算数据及中间结果、存放地址（掉电则无）指令指针寄存器IP：指向要执行的下一条指令的偏移地址段寄存器：给出存储单元的段地址时序和控制部件：产生协调微机各部件间工作的信号内部总线：用于CPU内部各部件信号传递,电气学院学习部资料库,8,2、微型计算机CPU：Central Processing Unit中央处理单元 Memory：用于存储微型计算机程序和计算用数据 I/O Interface：连接外部设备与微型计算机 System Bus：用于计算机各部件间传送数据说明：、总线：一组受逻辑控制，用于计算机各部件之间传递信号的公共信号线；信号线条数称为总线宽度、微型计算机采用面向总线的结构，变微机各部件间的一一对应为各部件对总线的多对一对应，大大提高了微机可扩展能力,电气学院学习部资料库,9,总线分类（按传送信息分）：AB地址总线：Address Bus；20位（以8086为例）单向：只能由CPU Memory、I/O Interface；DB数据总线：Data Bus 双向、16位CB控制总线：Control Bus；双向、8位,电气学院学习部资料库,10,3、微型计算机系统：微型计算机+I/O设备+软件（系统、应用软件）图1-3五、单片机：CPU+ROM（RAM）+I/O Interface 集成于一硅片上，构成控制系统 单板机：CPU+Memory+I/O Interface+I/O设备，装配在一块印刷板上六、微型计算机应用（自学）,电气学院学习部资料库,11,计算机数据格式（自学）数制 二进制B，十进制D，十六进制H计算机数据格式 补码，BCD(压缩型，非压缩型），ASCII数据类型 字节（Byte），字（word），双字（Double word）,电气学院学习部资料库,12,第二章 8086微处理器,电气学院学习部资料库,13,1、8086编程结构（存储器M物理地址的形成，EU中寄存器R组）2、8086最小工作模式3、8086系统复位、总线操作,重点,电气学院学习部资料库,14,21 8086的编程结构,一、8086的编程结构 由于微机采用面向总线结构，所以从功能块的角度8086可分为：执行部件EU：Execution Unit 总线接口部件BIU：Bus Interface Unit,电气学院学习部资料库,15,图2.1,/,/,16,数据及操作数,指令码,20,多路复用地址/数据总线,MI/O,EU,BIU,电气学院学习部资料库,16,说明：,1、在访问Memory、I/O Interface时，地址加法器把16位段基地址和16位偏移地址求和，产生物理地址（20位），经总线控制电路实现访问2、EU控制器负责从指令流队列取得指令，译码，并生成作用于EU各部件的控制信号，译码同时修改IP3、在控制信号作用下，ALU对从寄存器阵列或者内存中取得的数据进行运算，计算结果输出时，要先送到暂存器，并对标志寄存器（Flag Register）产生影响4、取指令：送地址 访问内存 指令队列 取指令码 执行指令：取数据 计算 送数据,电气学院学习部资料库,17,二、BIU的组成4个16位段寄存器：用于存储段地址 CS：Code Segment代码段，用来存放当前正在运行的指令 DS：Data Segment数据段，用来存放当前运行程序所用的数据 SS：Stack堆栈段，指出堆栈所在区域 ES：Extended附加段，由程序员决定用途 1个16位指令指针寄存器IP：用于指出程序的进程，指向存放下一条要执行的指令的偏移地址，用户一般不能对此修改,电气学院学习部资料库,18,1个20位地址加法器：用于形成Memory、I/O Interface的物理地址6字节指令队列ISQ（Instruction Stream Queue）总线控制逻辑,电气学院学习部资料库,19,1、存储器的分段管理、问题的提出：若CPU要访问M、I/O，首先需要CPU计算出相应的地址，由于AB=20根，其存储空间最大为220=1MB，但CPU内部所有的R都是16位R，即其能给定的地址最大为216=64kB解决方法：把M分为几段，每段容量最大为64kB，最小16B，用2个R分别指出段基址及段内偏移地址两个特征：64KB 起始地址能被16整除,电气学院学习部资料库,20,、逻辑地址、物理地址逻辑地址=段基址：偏移地址，程序设计时采用。用于存储段地址的R：CS、DS、ES、SS 用于存储偏移地址的R：BX、BP、SP、SI、DI、IP物理地址：由地址加法器依据逻辑地址计算出的，直接指出内存位置，是CPU访问存储器的实际寻址地址，编程者无须考虑（自动形成），但扩展存储器时必须考虑。,电气学院学习部资料库,21,、计算转换原则：物理地址=段地址*16+偏移地址 例：CS：IP=2000H：1000H 物理地址为20000H+1000H=21000H CS：IP=21AFH：BCA4H 物理地址为21AF0H+BCA4H=2D794H*一个逻辑段的偏移地址一定是从0000H开始,电气学院学习部资料库,22,地址生成器,CS左移4位,电气学院学习部资料库,23,2、6字节指令队列缓冲器ISQ作用：暂存未执行指令，使得EU与BIU可以非同步工作，减少了EU取指令等待时间，提高了CPU的利用率说明：当指令队列空出2个字节时，BIU自动通过控制电路从M中取得后续指令代码补充入ISQ；当执行跳转指令时，自动清空ISQ,电气学院学习部资料库,24,3、BIU与EU的动作协调、协调的必要性：EU与BIU非同步工作、如何协调：a、EU从BIU的ISQ取指令执行，无须通过BIU访问M、I/O b、EU执行指令时，若须从M或I/O Interface取得数据时，EU向BIU发出总线请求访问信号，进入总线周期，数据由M、I/O BIU EU,电气学院学习部资料库,25,EU与BIU的协同工作在一条指令的执行过程中可以取出下一条（或多条）指令，指令 在指令队列中排队在一条指令执行完成后，就可以立即执行下一条指令，减少CPU为取指令而等待的时间，提高CPU的利用率和整个运行速度,电气学院学习部资料库,26,三、EU的组成1、4个16位通用寄存器：AX、BX、CX、DX 可进行16位或高8位、低8位的独立访问2、4个16位专用寄存器：BP：Base Pointer 基址指针寄存器 SP：Stack Pointer 堆栈指针寄存器 SI：Source Indexed 源变址寄存器 DI：Destination Indexed 目的变址寄存器 以上8个寄存器的用法、特殊用法，结合指令和寻址方式部分介绍，最后以小结的形式给出,电气学院学习部资料库,27,3、16位标志寄存器FLAGS唯一能按位操作的寄存器只定义了其中9位，另外7位未定义（不用）6位状态标志：OF、SF、ZF、PF、CF、AF 标识ALU的计算结果，计算机根据计算，结果自动设置3位控制标志：DF、IF、TF 人为预先设置,电气学院学习部资料库,28,、状态标志：OF：溢出标志位 OF=1，溢出 SF：符号标志位 SF=1，负数 ZF：全零标志位 ZF=1，结果为0 CF：进位标志位 CF=1，最高位向前有进、借位 AF：辅助进位标志位 AF=1，D3、D4之间有进、借位 PF：奇偶校验标志位 PF=1，低8位中“1”的个数是偶数、控制标志 DF：方向标志位 DF=1，地址减 IF：中断标志位 IF=1，允许CPU响应可屏蔽中断 TF：单步标志位 TF=1，CPU每执行完一条指令，自动 产生一次内部中断,电气学院学习部资料库,29,4、有符号计算（补码）及标志位的动作例1：20-30补=20补+-30补=00010100B+11100010B=11110110B=-10补 则：CF=0，PF=1，AF=0，ZF=0，SF=1，OF=0例2：-66-92补=-66补+-92补=10111110B+10100100B 1011 1110B+1010 0100B 1,0110,0010B 则：CF=1，AF=1，SF=0，PF=0，ZF=0，OF=1说明：OF=1表示溢出,-66-92=-158-128,电气学院学习部资料库,30,四、总线周期 1、时钟周期（或T状态）基本定时单元 t=1/f 其中f：CPU的工作主频 例：f=5MHz,t=200ns 2、总线周期 CPU完成一次访问M，I/O操作所需要的时钟周期 当CPU和M、I/O之间有数据传输时，CPU执行总线周期，至少包括T1、T2、T3、T4四个状态，有时候还包括n个Tw等待状态（T3，T4之间）3、空闲周期Ti 若CPU不访问M、I/O，且ISQ不取指令，总线相应为空闲状态；此时，CPU对总线进行空操作，但CPU内部操作仍然进行，EU在工作，即BIU对EU的等待 4、指令周期 执行一条指令所需要的时间，由几个时钟周期组成，参见附表A,电气学院学习部资料库,31,2.2 8086引腿信号及工作模式,16位微处理器所具有的特点：引脚功能复用单总线、累加器可控三态总线分时复用参见图2.3 引腿编号规则：上缺口、放人左手边、逆时针方向 注意：箭头方向代表输入、输出方向，有单向、双向之分,电气学院学习部资料库,32,一、8086工作模式 根据8086芯片构成的系统中是否直接使用8086控制信号，分为两种工作模式：最小模式：单个微处理器，系统所需控制信号由8086 CPU提供 最大模式：多个微处理器；系统所需控制信号由8288总线控制器提供,电气学院学习部资料库,33,二、8086的引腿信号（最小工作模式）1、GND、VCC：接地信号、工作电源信号 VCC接+5V2、AD15 AD0：A/D复用线，双向信号线 分时使用（T1:低16位地址信号 A15A0；T2T4：数据信号D有效）3、A19/S6A16/S3：A/S复用线，单向信号线 分时使用（T1：高4位地址信号A19A16；T2T4：状态信号S)S6=0，表明8086当前连在总线上 S5=0，表明取IF标志的状态 S4、S3的组合指示正在使用哪一个段寄存器(参见表2-3）,电气学院学习部资料库,34,4、CLK：时钟输入，由8284时钟发生器产生，是微机系统定时信号5、ALE：地址锁存允许信号，高电平有效，做为8282地址锁存器的输出选通信号，用来确保锁存的是地址信号，不能悬空6、MN/MX：最小/最大工作模式选择信号 MN/MX=1，最小模式 MN/MX=0，最大模式7、：高8位数据总线允许/状态信号 分时使用(T1：，低电平有效；T2T4：S7)8、NMI：不可屏蔽中断请求信号，上升沿触发,电气学院学习部资料库,35,9、INTR：可屏蔽中断请求信号，电平触发或边沿触发,高电平有效 CPU在执行每条指令的最后一个时钟周期对INTR信号进行采样10、：中断响应信号，输出信号,低电平有效 若CPU允许中断，则在T2、T3、Tw状态，CPU发出两个连续 负脉冲给外设11、：读信号，低电平有效，12、：写信号，低电平有效，由CPU T2T4发出信号13、：=1，表示对存储器操作=0，表示对I/O Interface操作,电气学院学习部资料库,36,14、READY：“准备好“信号，输入,高电平有效。作用：解决CPU与外设之间数据传送速度不匹配的问题，CPU在T3状态对此采样，=1，表示外设准备好了，接着进入T4状态进行数据传送=0，表示外设未准备好，在T3、T4之间插入n个Tw，直到READY=1，进入T415、：数据允许信号，输出,低电平有效 作用：用做数据总线驱动器8286的选通信号，目的是增加数据总线驱动能力16、：数据收发信号，输出 作用：用于控制8286数据传输方向，=1，CPU发送数据，写操作=0，CPU接收数据，读操作,电气学院学习部资料库,37,17、HOLD：总线保持请求信号，输入,高电平有效，作用：若CPU外的模块请求使用总线，HOLD高电平18、HLDA：总线保持响应信号，输出,高电平有效 作用：意味CPU允许让出总线，则与总线连接的所有CPU引腿被置为高阻（高阻状态：绝缘）。19、RESET：复位信号，输入，高电平有效，CPU初始化 20、：测试信号，输入 作用：与WAIT指令配合使用，用于使CPU与外部硬件同步 CPU执行WAIT指令，每隔5个时钟周期测试，=1，CPU等待=0，结束等待，CPU继续执行被暂停的指令,电气学院学习部资料库,38,三、存储器的分体结构 1.偶地址存储体、奇地址存储体 8086 CPU有20根地址线，可寻址1MB的内存空间 A19 A18 A2 A1 A0 219 218 22 21 20 A0=1，奇地址 A0=0，偶地址,电气学院学习部资料库,39,2.D15D0数据线的连接每一个内存单元（一个地址）中的内容是一个字节（8位）例：（00002H）=12H（00005H）=78H16根数据线D15D0与奇、偶存储体的连接为 D15D8：连接奇地址存储体 D7D0：连接偶地址存储体,电气学院学习部资料库,40,3、偶地址、奇地址存储体的选择、配合 A0=0 选择访问偶地址存储体（或者说A0=0作为偶地址存储体的选通信号）BHE=0选择访问奇地址存储体（或者说作为BHE=0作为奇地址存储体的选通信号）,电气学院学习部资料库,41,举例说明：如图所示存储器单元内容,电气学院学习部资料库,42,*说明：一个字在存储体中按相邻的两个字节存放，字单元的地址以低位地址表示，存入时以低位字节在低地址，高位字节在高地址,电气学院学习部资料库,43,电气学院学习部资料库,44,四、8086最小工作模式的典型配置 1、最小典型配置芯片介绍、8282地址锁存器 图2-15功能：具有暂存信号（地址）能力，在信号传输过程中，将信号锁存，在需要使用信号时，在输入控制信号作用下，将信号输出,电气学院学习部资料库,45,结构：8路输入DI7DI08路输出DO7DO0（1个D触发器+1个三态门）/路控制端：OE=0 允许输出STB=1 允许锁存,电气学院学习部资料库,46,STB为高电平期间，输出等于输入；为下降沿时，输出锁存，输出与输入无关OE为有效电平（低电平）时，正常输出；为无效电平（高电平）时，输出高阻,直通,保持,高阻,电气学院学习部资料库,47,说明：若希望先输入数据，然后在以后恰当的时刻再输出，可对OE和 STB分别控制，若只需要使用它的记忆功能，不需要三态缓冲，可直接把 OE 端接地，仅控制STB,电气学院学习部资料库,48,、8286双向数据总线驱动器图2-16功能：、三态输出直接驱动总线，用于提高数据总线带负载能力、具有数据收和发两个方向的传输、隔离控制功能,电气学院学习部资料库,49,结构：8路双向输出缓冲器 A7A0 B7B0控制端：OE=0 输出允许T：控制数据传送方向 T=1 AB T=0 BA,电气学院学习部资料库,50,常用芯片：Intel8286，Intel8287和74LS2458286输入输出同相8287输入输出反相74LS245的功能与8286相同,电气学院学习部资料库,51,2、最小模式下典型配置电路、时钟发生器8284A提供8086工作时钟，输出信号为占空比D=33%的方波，对外部输入信号Ready、Reset进行同步,电气学院学习部资料库,52,、8282地址锁存器对复用引腿T1下的信号(地址)锁存，以便分时使用，采用ALE为选通信号复用引腿包括：20位地址线和，共21路需要8282共三片输入：AD15AD0、A19/S6A16/S3、输出：20位AB、控制输入：ALESTB、接地、8286数据总线驱动器（选用）输入：AD15AD0 需要8286共2片输出：16位DB控制输入：,电气学院学习部资料库,53,五、8086的最大工作模式 需要对 的组合信号经过8288总线控制器译码，由8288输出原CPU所有的控制信号给8282、8286、M、I/O Interface,电气学院学习部资料库,54,2.3 8086操作与时序,一、系统的复位与启动由Reset引腿提供一高电平信号8086，信号维持时间4个时钟周期CPU的R复位，初始值如下：通用、专用R：0000H（AX、BX、CX、DX、SI、DI、SP、BP）段R：CS：FFFFH DS、ES、SS：0000H IP：0000H FLAGS清零；ISQ指令队列清空,电气学院学习部资料库,55,说明：、复位后，CS：IP=FFFFH：0000H 物理地址FFFF0H 从此处开始执行指令，需要在M此地址处存放一条无条件跳转指令JMP跳转到系统程序入口BIOS：系统自检程序、系统启动装入程序、系统设置程序、中断处理程序、FLAGS清零，为了能响应INTR，需要在适当时候，开中断，IF=1（指令STI）,电气学院学习部资料库,56,二、总线操作（读、写操作）1、总线读操作T1状态：确定访问M还是 AD15AD0、A19/S6A16/S3给出访问地址 ALE对地址锁存（*ALE信号只可能在T1时段有效）与A0共同指出数据总线有效位:读操作，数据由M或 CPU,电气学院学习部资料库,57,T2状态：A19/S6A16/S3中的S有效，指出正在使用的段R AD15AD0高阻等待，准备接收 表示读 驱动器选通，准备接受数据 T3状态：采样Ready，若为1，CPU读数据，若为0，插入Tw（等待），直至Ready=1Tw状态：所有引腿信号同T3，在最后一个(n-1)Tw，数据总线上肯定出现数据T4状态：nTwT4的下降沿处，数据由数据总线CPU,电气学院学习部资料库,58,说明：地址只出现在T1状态，即ALE只在T1状态有效 数据在T3状态出现于数据总线D15D0 数据在T3 T4状态交界处，D15D0CPU,电气学院学习部资料库,59,存储器/IO读时序,电气学院学习部资料库,60,存储器/IO写时序,电气学院学习部资料库,61,2、总线写操作T2状态时，写周期T1状态时，T2状态时，AD15AD0送出地址信号后，写周期无须高阻等待，CPU立即向AD15AD0发出数据除以上三点外，其余时序与读操作相同,电气学院学习部资料库,62,3、总线空操作 执行空闲周期Ti,电气学院学习部资料库,63,三、总线保持CPU出让总线给其他总线模块1、CPU在每个时钟周期上升沿采样HOLD，如为1且CPU允许出让，则当前总线周期后一个时钟发出HLDA，让出总线；出让后，地址线、数据线及部分控制线（除ALE外）高阻2、CPU让出总线，但EU部分继续执行指令，直至需要访问总线3、总线请求结束后，CPU不立刻驱动三总线，直到CPU执行一条总线操作 为避免总线回收、切换时控制线电平不稳，在控制线和电源之间需接一上拉电阻,电气学院学习部资料库,64,谢谢大家！,电气学院学习部资料库,