异步时序逻辑电路的分析与设计.ppt
异步时序逻辑电路,异步时序逻辑电路的特点及模型,1.同步时序逻辑电路的特点,各触发器的时钟端全部连接在一起，并接在系统时钟端；,只有当时钟脉冲到来时，电路的状态才能改变;,改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化；,状态表中的每个状态都是稳定的。,2.异步时序逻辑电路的特点,电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件；,电路中没有统一的时钟；,电路状态的改变由外部输入的变化直接引起。,根据外部输入是脉冲信号还是电平信号，可将异步时序逻辑电路分为:脉冲异步时序电路电平异步时序电路,脉冲异步时序逻辑电路,对输入脉冲信号的两点限制：,在两个或两个以上的输入线上不允许同时出现脉冲信号；第二个输入脉冲的到达，必须在第一个输入脉冲所引起的整个电路响应结束之后。,脉冲异步时序逻辑电路的分析,分析方法基本上与同步时序逻辑电路相似，只是要注意触发器时钟端的输入情况。在同步时序电路中，时钟端的输入仅为“时间”。,分析步骤如下：,(1)写出电路的输出函数和激励函数表达式。,(2)写出电路的次态方程组或列出状态转移真值表。,(3)作状态表和状态图。,(4)画出时间图和用文字描述电路的逻辑功能。,从分析步骤来看，异步时序电路的分析与同步时序电路分析相同，但是每一步实施时又有所不同。下面通过例子介绍脉冲异步时序电路的分析方法。,例 分析下图所示脉冲异步时序逻辑电路，指出该电路功能。,&,注意各触发器的跳变时刻,写出输出函数和激励函数表达式,解:该电路由两个J-K触发器和一个与门组成，有一个输入端x和一个输出端Z，输出是输入和状态的函数，属于Mealy型脉冲异步时序电路。,&,Z=xy2y1J2=K2=1；C2=y1J1=K1=1；C1=x,列出电路次态真值表J-K触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在触发器时钟端 C1、C2何时有负跳变产生，在次态真值表中用“”表示下跳。仅当时钟端有“”出现时，相应触发器状态才能发生变化，否则状态不变。,作出状态表和状态图根据次态真值表和输出函数表达式（Z=xy2y1），可作出该电路的状态表和状态图如下。,画出时间图并说明电路逻辑功能。为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或状态图画出该电路的时间图如下图所示。,由状态图和时间图可知，该电路是一个模4加1计数器，当收到第四个输入脉冲时，电路产生一个进位输出脉冲。,例：分析下图所示的脉冲异步时序电路,解：,写出输出函数和激励函数表达式,写出电路的状态方程JK触发器的次态方程为,该式表明当CP为逻辑1时，触发器的状态才能发生变化，而只有当时钟出现有效跳变时，CP才为逻辑1。,将3个触发器的激励函数代入触发器的次态方程，,作状态表和状态图 在填写状态时，通常要由低位向高位依次填写。,现态Q2n Q2n Q1n,次 态Q3n+1 Q2n+1 Q1n+1,000001010011100101110111,输 入x,111000001010011100101110,11111111,输 出Z,10000000,x/z,注意此时x取逻辑1的含义。,画出时间图和说明电路功能由状态图可知：该电路是一个八进制减1计数器，输出是借位信号。,例 异步时序电路下图所示，试分析其功能。,解 由电路可知CP1=CP3=CP,CP2=Q1n,因此该电路为异步时序电路。各触发器的激励方程为,次态方程和时钟方程为,由于各触发器仅在其时钟脉冲的下降沿动作，其余时刻均处于保持状态，故在列电路的状态真值表时必须注意。(1)当现态为000时，代入Q1和Q3的次态方程中，可知在CP作用下,，由于此时CP2=Q1,Q1由 01 产生一个上升沿，用符号表示，故Q2处于保持状态，即。其次态为 001。,(2)当现态为 001 时，此时Q1由 10 产生一个下降沿，用符号表示，且 故Q2将由 01，其次态为 010。依此类推，得其状态真值表如下表所示。,状态真值表,根据状态真值表可画出状态迁移图下图所示由此可看出该电路是异步五进制递增计数器，且具有自启动能力。,状态图,一、方法与步骤 方法:脉冲异步时序逻辑电路设计的方法与同步时序逻辑电路设计大致相同，主要应注意两个问题。,由于不允许两个或两个以上输入端同时为1（用1表示有脉冲出现），设计时可以作如下处理：当有多个输入信号时，只需考虑多个输入信号中仅一个为1的情况；在确定激励函数和输出函数时，可将两个或两个以上输入同时为1的情况作为无关条件处理。当存储电路采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。设计时通过对触发器的时钟端和输入端综合处理，有利于函数简化。,脉冲异步时序逻辑电路的设计,形成原始状态图和原始状态表,状态化简，求得最小化状态表,状态编码，得到二进制状态表,选定触发器类型，并求出激励函数和输出函数最简表达式,画出逻辑电路图,步骤设计过程与同步时序电路相同，具体如下：,二、举例,例1 用T触发器作为存储元件，设计一个异步模8加1计数器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲时，输出端Z产生一个进位输出脉冲。,解 由题意可知，该电路模型为Mealy型。由于状态数目和状态转换关系非常清楚，可直接作出二进制状态图和状态表。作出状态图和状态表设电路初始状态为“000”，状态变量用y2、y1、y0表示，可作出二进制状态图如下。,相应二进制状态表为：,确定激励函数和输出函数假定状态不变时，令相应触发器的时钟端为0，输入端T任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲出现)，T端为1。,根据状态表，可得到x为1时激励函数和输出函数真值表：,根据激励函数和输出函数真值表，并考虑到x为0时(无脉冲输入,电路状态不变)，可令各触发器时钟端为0，输入端T随意。可得到简化后的激励函数和输出函数表达式如下：C2=xy1y0；T2=1 C1=xy0；T1=1 C0=x；T0=1Z=xy2y1y0,画出逻辑电路图根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路如下图所示。,例：设计一个脉冲异步时序电路，该电路有3个输入端x1,x2和x3，一个输出端Z。当且仅当电路接收的输入脉冲序列为x1x2x3时，输出 Z由0变成为1，仅当又出现一个x2脉冲时，输出 Z才由1变为0。,解：用Moore电路实现,建立原始状态图和状态表,由观察法可见该表已是最简状态表，无需再化简。,状态分配,确定激励函数和输出函数表达式,画出逻辑电路图(略),1.概述,前面所述同步时序电路和脉冲异步时序电路有两个共同的特点：电路状态的转换是在脉冲作用下实现的；电路对过去输入信号的记忆由触发器的状态体现。,电 平 异 步 时 序 逻 辑 电 路,事实上，对上述特点可进一步理解如下：脉冲信号只不过是电平信号的一种特殊形式。,电路中的触发器，不管是哪种类型，都是由逻辑门加反馈回路构成的。将上述两个特点一般化，便可得到时序逻辑电路中更具一般性的另一类电路电平异步时序逻辑电路。,一、电平异步时序逻辑电路的结构特点,结构框图,图中：x1，xn：外部输入信号；Z1，Zm：外部输出信号；Y1，Yr：激励状态；y1，yr：二次状态；t1，tr：反馈回路中 的时间延迟。,组成电平异步时序逻辑电路可由逻辑门加反馈组成。,逻辑方程电路可用以下逻辑方程组描述：Zi=fi(x1,xn,y1,yr)i=1,m Yj=gj(x1,xn,y1,yr)j=1,r yj(t+tj)=Yj(t),电平异步时序逻辑电路的特点电平异步时序电路具有如下特点：,电路输出和状态的改变是由输入信号电位的变化直接引起的，工作速度较高；,电路的二次状态和激励状态仅仅相差一个时间延迟。二次状态y是激励状态Y经过延迟t后的“重现”。,输入信号的一次变化可能引起二次状态的多次变化。,电路在状态转换过程中存在稳定状态和非稳定状态。稳 定 状 态：Y=y 非稳定状态：Yy,输入信号的约束(1)不允许两个或两个以上输入信号同时发生变化。,(2)输入信号变化引起的电路响应必须完全结束后,才允许输入信号再次变化。换句话说，必须使电路进入稳定状态后，才允许输入信号发生变化。,二.电平异步时序逻辑电路的描述方法,2.流程表 流程表：是一种以卡诺图的格式反映电路输出信号、激励状态与电路输入信号、二次状态之间关系的一种表格。,1用逻辑方程描述 电路可用以下逻辑方程组描述：Zi=fi(x1,xn,y1,yr)i=1,m Yj=gj(x1,xn,y1,yr)j=1,r yj(t+tj)=Yj(t),流程表的一般格式如下表所示。,构造流程表应注意两点：将表中与二次状态相同的激励状态加上圆圈，以表示电路处于稳态，否则处于非稳态。将一位输入的各种取值按代码相邻的关系排列(与卡诺图相同)，以表示输入信号只能在相邻位置上发生变化。,例如，用或非门构成的基本R-S触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于Moore型电平异步时序逻辑电路的特例。其激励方程为,根据激励方程和约束条件RS=0，可作出相应流程表如下表所示。,3.总态图电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一输入信号作用下，可能有一个稳态也可能有多个稳态，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程表和常用的时间图外，引入了总态和总态图的概念。,总态：指电路输入和二次状态的组合，记作(x,y)。在流程表中，代表某种输入取值的一列和代表某个二次状态的一行的交叉点对应一个总态。,总态图：反映稳定总态之间转移关系及相应输出的一种有向图。,一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功能。,6.2.2 电平异步时序逻辑电路的分析,一、一般步骤,写出电路的输出函数和激励函数表达式,作出流程表,作出总态图（总态响应序列）和时间图,说明电路逻辑功能,二、举例,例 分析下图所示电平异步时序逻辑电路。,解 该电路有两个外部输入x1、x2；两条反馈回路，对应的激励状态为Y1、Y2,二次状态为y1、y2；一个外部输出Z。输出仅仅是状态的函数，属于Moore模型。,(1)写出输出函数和激励函数表达式,根据逻辑电路图可写出输出函数和激励函数表达式如下。,(2)作出流程表,(3)作出总态图,当电路收到输入序列“001011”时，才产生一个高电平输出信号，其他情况下均输出低电平。,(4)说明电路功能 从总态图可以看出，仅当电路收到输入序列“001011”时，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电路是一个“001011”序列检测器。,例:试分析下列电路.,&,&,Y2,X1,X2,Z,Y1,用流程表来描述电路状态转换情况:,电路的激励方程和输出方程为:,Y1=X2+X1y1,Z=y2y1,总态响应序列：,t0 t1 t2 t3 t4 t5 t6 t7,00 01 11 10 00 10 11 01,(00,00),(01,00),(11,10),(10,11),(00,01),(10,00),(11,01),(01,01),(10,01),(01,10),(11,11),(10,01),(00,00),0 0 1 0 0 0 0 0,电路的初始总态为(X1 X2,y2y1)=(00,00),功能：000111序列检测器。,中规模集成电路,从元件到集成电路,小规模集成电路（Small Scale Integration，SSI）、中规模集成电路（Medium Scale Integration，MSI）、大规模集成电路（Large Scale Integration，LSI）、超大规模集成电路（Very Large Scale Integration，VLSI）和极大规模集成电路（Ultra Large Scale Integration，ULSI）几个发展阶展。在SSI时代，数字系统设计还基于逻辑门和触发器基础结构模型，其分析和设计方法就要使用前面所介绍的经典方法，正因为这些经典方法设计手段复杂及繁琐，它极大地限制了数字系统发展和普及。,MSI设计思路和要求,思路：搭积木设计要求：（1）以设计功能为设计背景，合理选用功能部件所需组件；（2）最大限度发挥选用组件内部资源，组件间互连引线最少为最佳原则；（3）尽量减少组件使用量和种类；（4）在一些不能使用MSI地方辅以SSI设计；（5）设计中不以局部最小化为最佳设计，以系统整体最小化为设计目标。,重要的算术逻辑部件设计,加法器（可以实现减、乘、除）例：设计32位二进制并行加法器（回忆前面介绍过的加法器）,其它“搭积木”方法,用74LS283设计,
