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集成电路设计基础,第十章基本数字集成电路设计(补充),华南理工大学 电子与信息学院广州集成电路设计中心殷瑞祥 教授,基本数字集成电路设计(补充),静态传输逻辑设计静态恢复逻辑设计动态恢复逻辑设计时序电路设计基础,第十章基本数字集成电路设计(补充),10.1 CMOS静态传输逻辑设计,10.1.1 常规CMOS传输门逻辑电路,按NMOS传输网络原理来设计一4选1数据选择器,控制变量X0和X1的一切组合都有通路，故该电路不会出现高阻态，是一个完备的网络。,若将NMOS传输门改为CMOS传输门，则必须添加P管，接上互补的控制信号。,10.1.1 常规CMOS传输门逻辑电路(续),然而，一对一地简单替换来构造上述的4选1数据选择器是不行的。因为P管与N管之间连接线太多。,10.1.1 常规CMOS传输门逻辑电路(续),其实，在两个传输门串联点上，P管与N管的连接点是可以省掉的。省掉以后的电路变为如右图所示电路。减少了连接点，版图得到简化。,10.1.1 常规CMOS传输门逻辑电路(续),仔细对比，可以发现这两种电路是有区别的。,前一种电路的输出,式中的下标C表示是CMOS传输门。于是，F实际上等于,而后一种电路的输出,10.1.1 常规CMOS传输门逻辑电路(续),前一种电路说明了在这一类CMOS传输网络中，每个传输门单元都是CMOS传输门。而后一种电路则是，传输网络作为整体来讲是CMOS的，但对每一个传输门而言并不是CMOS的。这后一种电路不仅省掉了每一个传输门内部P管与N管之间的连接，而且允许把所有P管集中在一起，把所有的N管集中在一起，有利于版图设计。比如，把8个N管一起做在P阱中，或者把8个P管一起做在N阱中，在结构上比较合理。,10.1.1 常规CMOS传输门逻辑电路(续),这样设计出来的CMOS传输网络两大缺点：1)需要一批P管和一批N管。这就需要将P平面连接到N平面，那是因为输入信号I0I3既要加到N管，又要加到P管，它的布线占了很大的芯片面积。特别是对于16选1的数据选择器，那16位线必须水平垂直水平。阱与器件之间的Channel Stop也占了很多空间。因而，CMOS传输网络在面积方面比NMOS要损失很多。2)在输出端F处，所有的P管与所有的N管全部连在一起，输出电容比NMOS加倍，使得CMOS传输网络的速度不及NMOS传输网络。由于这两个缺点的存在，人们就不大愿意采用CMOS传输网络。可是，NMOS传输网络也有致命的缺点，电平蜕化，限制了级连数目。这就说明了，有必要开发新的CMOS传输网络。,10.1.2 CMOS差动开关晶体管逻辑(DPTL),CMOS DPTL(Differential Pass-Transistor Logic)的目的是：消除大批的速度较慢的P管，以恢复NMOS传输网络的种种优点。发挥N阱工艺的优势。N阱是做P管的，N管是做在阱外的。把大批N管做在阱外，可以提高整个芯片的性能。,10.1.2 CMOS差动开关晶体管逻(DPTL)(续),具体的方法是，将所有的输入变量进行差分编码，再将编码过的信号通过一个差分的传输网络，然后进行译码，将它译成正确的数据。如图所示。,10.1.2 CMOS差动开关晶体管逻(DPTL)(续),这个CMOS DPTL电路中不用P管。DPTL电路实际上是由两组NMOS传输网络组成的。这两组采用完全相同的控制信号，但所传送的却是差分信号，一组原量与一组非量。这样，尽管NMOS传输门在传输逻辑“1”时有电平蜕化现象，但终会有一组（或一路）是不蜕化的，因为它传输的是逻辑“0”。,10.1.2 CMOS差动开关晶体管逻辑(DPTL)(续),当然，把传输“1”改为传输“0”，数据将出错。但是我们把原量与非量分别集中，再分别加到一个缓冲器的两端，把它转化为正确的极性，这就是译码。DPTL的译码缓冲器的电路如图所示。,可以发现，这个缓冲器实际上是一个CVSL(Cascade Voltage Switch Logic)反相器。又经过一对反相器输出，加强其驱动能力。,原量传输,非量传输,10.1.2 CMOS差动开关晶体管逻(DPTL)(续),显然，这个CVSL译码器和缓冲器都是CMOS的。这样，整个DPTL电路都可认为是CMOS的。其实，在它的传输网络中，是没有P管的，但在功能上，却是CMOS的。我们在下一章介绍CVSL电路，可以发现DPTL电路与CVSL电路非常相似。但在CVSL电路中，交叉反馈的P管的任务是将另一支N逻辑树转变为等价的P树。而在DPTL电路中，交叉反馈的P管任务是译码，把两组差分传送的信号转变为统一的极性。,10.1.2 CMOS差动开关晶体管逻(DPTL)(续),DPTL电路的优点:1）不用P管，全是N管，速度快。2）全部用N管，连线简单，寄生参数少，硅片面积省。3）可以发挥NWell工艺的优点。4）输出电容减半，速度与NMOS传输网络一样，但没有电平蜕化的限制，具有CMOS传输网络的优点。5）由于多了一半N管，又多了一批反相器和一个译码缓冲器，所以占用的硅片面积比NMOS传输网络多。然而，当CMOS DPTL用作状态机或序列机时，本来就需要附加主从触发器，而现在可用差分锁存器来替代，故总面积增加不多。,第十章基本数字集成电路设计(补充),10.2 CMOS静态恢复逻辑电路设计,CMOS静态恢复逻辑电路,以反相器为基础而构成的逻辑电路称为静态恢复逻辑电路。所谓静态是指不存在预充电放电机制。所谓恢复逻辑电路是指电路存在着一个逻辑电平噪声容限，当输入信号电平受到的噪声干扰小于规定的容限时，输出能恢复到确定的逻辑电平。,10.2.1 全互补标准CMOS电路,CMOS静态恢复逻辑以反相器为基础。N管与P管都是驱动管，都受输入信号控制的。P管与N管都是传输门，P管传“1”、N管传“0”。传输“0”的逻辑正好与传输“1”的逻辑互补：N管高电平控制传输“0”P管低电平控制传输“1”,10.2.1.1 与非门,与非门：全高出低，有低出高（全1出1，有0出0）。,卡诺图的22个最小项中，只有1个元素是传输“0”，其余的3个都传输“1”。故传输门的输出为:,前两项都是非量控制传“1”，用P管最合适。,注意，“+”号，说明这两项是并联的，可以线或。,最后一项是原量控制传“0”，宜用N管实现，可用两个传输门串联实现。,10.2.1.1 与非门(续),CMOS与非门的结构如图。在P管阵列，两个传输门并联，接到Vdd。在N管阵列，两个传输门串联，接地。,如果要增加与非门的输入端数，结构该怎样变化？,10.2.1.2 或非门,或非门：全低出高，有高出低（全0出1，有1出0）。,卡诺图有3个最小项是传输“0”的，只有1个最小项传“1”。,前两项原量控制传“0”，可以“线或”接地。宜用N管。,最后一项非量控制传“1”，宜用P管，传输门串联接Vdd。,P管阵列，两个传输门串联，接Vdd。N管阵列，两个传输门并联，接地。,P管和N管阵列阵列逻辑结构的对偶关系,“与非门”和“或非门”的两个例子指出：P管阵列的逻辑结构正好是N管阵列的对偶：串联并联NMOS阵列是原量控制（高电平有效），PMOS阵列是非量控制（低电平有效），N型阵列和P型阵列可以接同一个输入信号，分别传输不同输入信号值。线或对于“1”逻辑应并联后接Vdd，对于“0”逻辑应并联后接GRND，,10.2.1.3 复杂的“与或非”电路,解：因为含有5个变量，利用卡诺图分析有困难。,已知：,求：实现上述布尔表达式的CMOS逻辑电路。,先利用原量表达式设计N管阵列MOS传输门，接地传“0”。,根据De-Morgan定理，将上式转化为非量形式，再利用非量表达式设计P管阵列MOS传输门，接Vdd，传“1”。,10.2.1.3 复杂的与或非电路(续),10.2.1.3 复杂的与或非电路(续),全互补标准CMOS电路特点：电路中PMOS管的数目与NMOS管的数目相同。如果输入变量共有k个，则总共需要2k个晶体管。形成一种全互补电路。若一阵列是串联，则另一阵列必定是并联。管子数量多，功能、集成度较低。由于管子多，版图可能比较复杂。只有设计得当，版图才会有规则。,设计举例6输入与非门,6输入与非门版图,10.2.2 伪NMOS逻辑,全互补CMOS电路的缺点是管子数太多。这么多的P管仅仅为了传输卡诺图中的互补项，能否省掉？能否象NMOS电路那样，用一个负载管替代？为此，美国AT&T公司Bell Labs研制了一种新的电路，称之为伪NMOS逻辑，如图所示。,采用一只P管做负载，把它的栅极接地，P管一直处于导通状态。,P管的栅源电压永远满足|Vgsp|Vds+VTp，P管处于线性区域，,10.2.2 伪NMOS逻辑(Pseudo-NMOS Logic),伪NMOS反相器的基本特性如图所示,当ViVTn时，N管导通，这时，N管处于饱和区，P管处于线性区，于是，,取典型值，Vtn=0.2Vdd，Vtp=0.2Vdd，Vi=0.5Vdd，VO=0.5Vdd，通常n/p=2.5，代入得，,10.2.2 伪NMOS逻辑(续),平衡时，Idsn=Idsp,10.2.2 伪NMOS逻辑(续),在CMOS电路中，0.5Vdd是C区的中心，是理论上的逻辑门限。作为一种CMOS反相器，如果输入超过0.5Vdd，则输出应低于0.5Vdd。若输入低于0.5Vdd，则输出应高于0.5Vdd。为此，上述计算都以0.5Vdd为准。对于伪NMOS电路，P阵列与N阵列是不对称的。当N阵列获得的有效栅压为（0.5VddVTn）时，P阵列的有效栅压为（Vdd|Vtp|），因而P管有较大的驱动力，P管的内阻减小，输出电平VO升高。为了能使反相器的输出低于0.5Vdd，那么n应比p大6倍。因n=2.5p，补偿掉一部分，故N型阵列的宽长比应比P型的大2.4倍以上。,10.2.2 伪NMOS逻辑(续),伪NMOS电路的特点：管子数减少：若组合逻辑共有k个输入变量，则伪NMOS逻辑只需要k+1个管子，同NMOS电路一样，比标准的CMOS要少得多。输入电容小：同NMOS一样，是CMOS电路的一半。静态功耗较大：同NMOS一样，因为P管总是导通的，很象耗尽管负载，有直通电流，而CMOS则是没有的。,伪NMOS是属于CMOS工艺，但性能上与NMOS极相似，区别仅在于结构上有区别。,10.2.2 伪NMOS逻辑:伪NMOS反相器特征,1)P管作负载。2)栅极接地。3）有效栅极电压:4）P管做在N型衬底上或N阱中，衬底加最高电压Vdd。5）极性有差别，P管的源极接最高电位。6）P管无体效应。7）最佳尺寸比为2.4:1，N管比P管大。,10.2.2 伪NMOS逻辑:NMOS反相器的特征,耗尽型N管作负载。负载N管栅源短路。耗尽管是N型的，做在P型衬底上。衬底加最低电位地。耗尽管的漏极接最高电位。耗尽管有体效应。最佳尺寸比为4:1，增强管比耗尽管大。,10.2.2 伪NMOS逻辑(续),工艺上的差别：伪NMOS用CMOS工艺制造。NMOS用NMOS工艺制造。既然伪NMOS电路同NMOS电路很相似，为何不直接采用NMOS电路，还要转弯抹角地用CMOS工艺来做呢？这是因为CMOS工艺同NMOS工艺完全不同：CMOS工艺中不存在耗尽型NMOS。当人们在CMOS电路中想做一些模仿NMOS电路以节省一些管子时，只有用伪NMOS电路实现它。附带的优点是负载管没有体效应。,10.2.4 级联电压开关逻辑,CVSL:Cascade Voltage Switch Logic是一类新的CMOS电路，由IBM公司在1980年代开发。由于引出了一些新的概念，从而派生出一系列类似的电路。电路中含有一个NMOS的组合网络，其中含有两个互补的NMOS开关结构，并交叉地连接到一对P管的栅极，构成一个有正反馈的网络。当输入信号符合某个逻辑关系时，互补的NMOS开关就动作，Q互补输出就会拉高或拉低。由于Q互补输出端交叉耦合，正反馈加到两个P管，进行上拉，使得Q或“Q非”迅速拉到Vdd。,10.2.4.1 CVSL电路基本原理,当n1断开，n2闭合时：,当n2断开，n1闭合时：,10.2.4.1 CVSL电路基本原理(续),输出电压的摆幅很大，从0到Vdd和Vdd到0，与通常标准的CMOS电路一样。布尔表达式中的组合逻辑全部由NMOS电路完成的。通过反馈，利用P管把它拉到Vdd。P阵列没有逻辑。这在制造工艺上将带来很大的好处。如，采用N阱工艺将少数P管做在阱内，大量的N管都可以做在阱外。同时输出原量和非量。,10.2.4.2 CVSL反相器:最简单情况,假定组合网络中只含有两个NMOS开关,根据传输门理论,交叉反馈交叉控制,10.2.4.2 CVSL反相器:最简单情况(续),若不考虑时延：,构成一对等价的CMOS反相器：,10.2.4.3 CVSL反相器:A=X1X2,设 A=X1X2,NMOS组合网络中，,一支是加 A 信号串联；另一支是加 信号并联。,既是与门，又是与非门，分别可从端 Q 和 端输出。,10.2.4.3 CVSL反相器:A=X1+X2,设 A=X1+X2,NMOS组合网络中，,一支是加 A 信号并联；另一支是加 信号串联。,同一个电路既可以是与非门，又是与门；也可以是或非门，也是或门。故这类电路是一种多功能电路。这两条NMOS树枝中，一支代表N管，另一支代表P管。通过正反馈，把P支映射到P型阵列。,10.2.4.5 CVSL反相器:A=X1X2+X3X4,取 A=X1X2+X3X4,这个电路是由一支串并联，另一支并串联组成。可以获得“与或非”、“与或”两种功能。,10.2.4.5 CVSL反相器:A=(X1+X2)(X3+X4),取 A=(X1+X2)(X3+X4),电路结构与上面一个电路完全相同，只要将原量和非量交换位置。,10.2.4.7 CVSL反相器:A=X1X2+X3(X4+X5),10.2.4.7 CVSL反相器(续),上面所有的例子都默认了两个限制：NMOS组合网络是由两支独立的树枝组成：一支代表着N阵列逻辑功能另一支代表P阵列逻辑功能彼此没有任何交叉链，因而所需晶体管的总数为2k+2。这两支传输门树枝都端接到地，即都传输0信号。,10.2.4.8 CVSL的新形式,设两树枝是交链的，由两级传输门网络组成。,10.2.4.8 CVSL的新形式(续),把这个逻辑树，接在交叉反馈的P管对的下面:,根据CVSL反相器的原理,这是一对CMOS电路,分别完成,10.2.4.8 CVSL的新形式(续),再串联一个交链段：,根据CVSL反相器原理,10.2.4.8 CVSL的新形式(续),实际上，这类电路的分析，可以利用找通路的办法直接获得布尔表达式。比如，Q有四条通路。,10.2.4.8 CVSL的新形式(续),Q有四条通路。,10.2.4.8 CVSL的新形式:优缺点,由于相互交链，有“差分”作用，使得合成逻辑简化，管子数少。如，这种CMOS全加器的总和部分仅需12个管子。交链方式、级数有较多自由度，允许设计复杂的逻辑功能。,等效P阵列的动作滞后于对应的N管。往往造成P管与N管同时导通，增加了静态功耗，出现了比例逻辑现象也正由于有这段时间差，电源电流中的毛刺、尖峰较大。整个电路的延迟增加，限制了在高速电路中的使用。,10.2.5 差动错层CMOS逻辑（DSL）,DSL（Differential Split-level CMOS Logic）CMOS电路类似于CVSL-CMOS电路，但速度较高。,10.2.5.1 DSL电路的工作原理,1、A=0,n1管截止,(Vgs)n20VTn,n20管导通:QGnd,(Vgs)n10VTn,10.2.5.1 DSL电路的工作原理,2、A=1,n1管截止,n10管导通:,n20管是否导通，取决于F 之值:,若F0.5Vdd,n20管导通，向F 节点充电，直到F=0.5Vdd n20管截止；,若F0.5Vdd,n20管截止，F 电荷维持。,(Vgs)n20VTn,10.2.5.1 DSL电路的工作原理(续）,从功能上看，构成一对互补的CMOS反相器。提供反相器与跟随器两种功能。,10.2.5.1 DSL电路的工作原理(续）,DSL电路优点：1)输出节点Q和Q已经同交叉反馈节点F和F隔开，输出负载电容CL没有直接加到反馈节点上，转换速度可以提高。2)由于p1管与p2管是处于“弱通通”的转换方式，故转换快3)n1管与n2管的最高漏源电压Vds 0.5Vdd，因而n1管与n2管内穿透可能性降低。这样，在设计与制造时，不仅可以用短沟道器件，而且沟道可以做得更短，全部NMOS管用更小的值来做，从而可以提高速度。DSL电路缺点：1）有静态功耗。2）输出低电平VOL不等于0。,10.2.5.2 DSL电路的实用,1)输入信号A和A改为电流控制逻辑，把控制变量改为传输变量。这样，有利于链接两支逻辑树，而DSL电路本身仅提供交叉耦合的NP负载。2)输出改为漏极开路的NMOS管n1与n2，使输出连接有更广泛的适应性。,10.2.5.2 DSL电路的实用（续）,若把CVSL全加器电路中的差分逻辑树移植到DSL电路去，就可以实现DSL全加器。把总和树的S和S接在DSL电路的电流控制输入端，得到DSL总和电路。把进位树的C0和C0接在DSL电路的电流控制输入端，得DSL进位电路。在DSL电路的逻辑开路处，可以获得S、S、C0、C0的CMOS逻辑。,10.2.5.2 DSL电路的实用（续）,但是，这两支树需用信号A,A，B,B，C,C等各项，为此又可设计一种DSL电路来加强驱动能力。,图,第十章基本数字集成电路设计(补充),10.3 CMOS动态恢复逻辑电路,CMOS动态恢复逻辑电路,CMOS电路有许多优点。但一般认为，与NMOS相比有两大缺点：CMOS电路的速度比NMOS低。理由是根本性的。因为任何一级倒相器至少有两只管子，一只P管和一只N管，它们的栅极是连接在一起的，输入电容加倍，前级的充放电就慢多了。CMOS电路所需的器件数多。一个倒相器要2只管子。一个逻辑电路需要设计两套逻辑函数，分别传送原函数和其补函数。因而，CMOS电路的逻辑冗余度较高。这不仅浪费了硅片面积，而且增加了不少互联任务，使性能降低。,CMOS动态恢复逻辑电路(续),为了克服这两个缺点，人们作了很多研究。伪NMOS电路就是在这个指导思想下产生的。它只采用一个P管作为上拉负载，以代替全互补标准CMOS电路中的P阵列逻辑。但它带来一些类似NMOS倒相器所具有的那些缺点。增加了静态功耗，提高了输出低电平，降低了噪声容限。CVSL为CMOS电路的实现，提出了一些新的概念，P管可用N管来等效，利用反馈来转化。从而带来一些新的优点。如，整个逻辑树都是N阵列，可以发挥NWell工艺的优势。利用差分逻辑可以简化电路。可以同时提供原量和非量两种输出。但也带来一些新的缺点，如，增加了功耗，降低了速度。,CMOS动态恢复逻辑电路(续),DSL电路在速度上有较大的改进，可以同NMOS电路相匹敌。然而功耗是增加了。必须指出，上述分析与比较都是以静态CMOS电路为准的。从七十年代后期起，一批动态CMOS电路崛起，无论是面积、速度，还是功耗，都远比静态电路优越，因而获得广泛的应用。,10.3.1 C2MOS电路,日本人在计算器生产方面一直是领先的。七十年代后期，日本人想把他们拿手的计算器电路改造为SRAM电路，设计低功耗的CMOS SRAM。日本的CMOS研究中心是设在东芝公司的半导体部。东芝公司在研制CMOS SRAM芯片的过程中发现，在存储器芯片中，许多电路不是一直在工作的，如，行译码器，列译码器，读出放大器，I/O控制电路等等，都只需要在较短的时间间隔内工作，只需要在时钟控制下周期性工作。因而这些电路没有必要在不同期间消耗功率。为此，把这些电路的基本单元倒相器，都加以时钟控制。在时钟有效期间，倒相器工作，允许消耗功率。在时钟期外，倒相器不工作，也不消耗电源。从而发明了时钟CMOS电路（Clocked CMOS），简称为C2MOS电路。,10.3.1 C2MOS电路(续),在静态CMOS电路的基础上加了2个由时钟控制的门.,电源电压Vdd和Vss并不一直加在逻辑电路上的。,N管与P管全打开，把电源Vdd和Vss加到组合逻辑电路上，获得CMOS静态恢复逻辑（与非门）。,N管与P管全截止，逻辑电路上没有电源，没有功耗。,10.3.1 C2MOS电路(续),东芝公司用这种C2MOS电路不仅研制了4K SRAM，8K SRAM，还设计了16bit p。C2MOS电路的最大优点是：把芯片中不工作的部分，通过时钟将电源切断，这对p、RAM等这类芯片来讲，是有重大实用价值的。利用C2MOS电路也可以用作三态门。然而，发明C2MOS电路的意义在于，它开创了动态CMOS逻辑的新时代。一批高性能的动态CMOS电路出现并逐步主宰着整个CMOS电路。,10.3.2 预充电放电逻辑,预充电放电技术是动态逻辑电路中最重要的一种技术，已得到了广泛地使用。把芯片中不使能的部分切除电源以节省功耗，这种设计思想并不仅仅是东芝公司的。大约在七十年代中期，Bell Labs的专家们早已使用了这种概念。但东芝公司将这一概念落实到单元逻辑电路门电路，因而产生了C2MOS门。Bell Labs的权威认为，VLSI正向亚微米发展。在亚微米电路工艺可以实现的时候，人们应当有能力设计一种100MIPS的p器件。设计这样的器件，最大的限制因素是功耗。显然，先进的p应用CMOS电路来制造。故Bell Labs从七十年代中期开始，就致力于设计CMOS p。,10.3.2 预充电放电逻辑(续),1976年，Bell Labs研制了一种8/16位的p，定名为Bellmac-8。这是一种8位和16位兼容的p，是面向软件要求设计的：支持用高级语言调用有效的编译器。支持多种存储器组织方式。它含有8bit的ALU和16bit的AAU。这种软件驱动设计方式，已在不少商用p芯片中体现出来。如，8086，80286等。在设计这个8bit ALU时，Murphy发现ALU这种模块，平均扇入系数很高，采用全互补标准CMOS电路是划不来的。从而选择了伪NMOS电路来实现这种8bit ALU。可是，伪NMOS电路的接地点上，加了一个时钟开关，功耗的节省是非常可观的。,10.3.2 预充电放电逻辑(续),相反，16bit AAU的平均扇入较低。因为它是计算地址的，不象ALU，操作数种类多。显然，用标准CMOS电路来实现是合理的。指针寄存器等也采用标准的CMOS电路。控制器是复杂的。因为它有丰富的指令集，有很多种寻址方式，8bit和16bit多种数据类型。对于这种复杂的控制器，Bell Labs曾考虑过采用微程序设计。但是，为了实现这种复杂的控制功能，所需的ROM很大，速度很慢，只能放弃，最后选择了PLA技术。然而发现采用单个PLA也不合适，故选用了2个PLA流水线方式工作，一个作主控PLA，另一个当作ALU控制用。这两个PLA是用NORNOR方式实现的标准CMOS电路。,10.3.2 预充电放电逻辑(续),1980年，Bell Labs推出了一种新的p，定名为Bellmac-4。实际上它是一种非常复杂的c。特点如下：含有4，8，12，16bit多种指令操作。为双操作数指令的每一个操作数提供4种寻址方式。有片上RAM，ROM和I/O控制逻辑。Bellmac-4的电路技术与Bellmac-8一样，但采用3.5双阱CMOS工艺。后改为2.5，门延迟达25ns，时钟为10MHz，功耗为100mW。,10.3.2 预充电放电逻辑(续),1981年，Bell Labs生产了一种全32bit CMOS p，定名为Bellmac-32。它是世界上第一片全32位p，且是采用无Latch-up的双阱CMOS工艺制造的。它的体系结构来自用户对硬件的看法和要求。它支持C语言的有效编译，使得码空间有效，执行时间缩短。它支持UNIX操作系统，支持虚拟存储管理能力。它的指令集是正交的，使得任何操作码可以同任何操作数的描述子相容。它可以处理多种数据类型，如32bit字，16bit半字，8bit字节，以及各种位段。,10.3.2 预充电放电逻辑(续),它支持丰富的寻址能力。它支持数据块的操作。一条指令就能使一些数据块从存储器的某一地方转到另一地方。它支持将成批寄存器压入堆栈，或从堆栈弹出成批的寄存器。支持面向进程的操作系统所需要的硬件界面和处理例外事件所需的界面。支持四级特权。提供一些指令，有能力从一个进程转到另一个进程。它能够处理每个进程的地址空间。,10.3.2 预充电放电逻辑(续),不言而喻，Bellmac-32的体系结构是高度复杂的，其中某些已被80286和80386所引用。例如，把整个芯片划分为两个部分，取指令单元和执行单元。取指令单元控制着CPU与存储器的相互作用，与I/O的交互作用。它相当于Intel的总线接口。执行单元是控制着数据的处理与加工。而且芯片内的大部分寄存器都可以通过专用的内部访问码来检测与调试。要实现这样一个芯片，困难是很多的。首先，要工艺上有所突破。主要是采用外延层，双阱工艺，从而减小Latch-up。在I/O电路方面采用围环技术。即在P管周围用N+围环，N管周围用P+围环作为保护，使得寄生NPN管和PNP管很难工作。,10.3.2 预充电放电逻辑(续),其次，电路上要有突破。大量采用动态电路，节省芯片面积。充分利用P管特点，为电路设计提供灵活性。在PLA阵列中，将P管加时钟，对Word Line进行予充电以完成逻辑功能。N管仅作接地开关。发明了一种新的动态电路，Domino-CMOS，它的速度比常规CMOS快2倍。,10.3.2 预充电放电逻辑(续),最后，分阶段实现。第一阶段，先研制32bit的数据通道，包括ALU，AAU，32bit移位电路。17个32bit寄存器以及有一个门矩阵以实现指令队列。在电路上主要采用Domino-CMOS。第二阶段，做一个完整的p，把32bit的数据通道与相应的控制逻辑做在一个硅的面包板上。所谓硅面包板是指，那个硅片上已做好PLA母片，多胞逻辑和予制好的32bit数据通道。然后进行布线以完成一个完整的p。当然，这样做成的p，面积偏大，速度偏慢。然而，它易于检查，易于模拟，易于试行软件。第三阶段，采用Supercell或Microsystem方案，全定制电路。用2.5CMOS双阱工艺制造，内部时钟达32MHz。,10.3.2.2 预充电放电逻辑,预充电技术是动态逻辑电路中最重要的一支。其基本思想如下：对每个门的输出节点最初都预充电到逻辑“1”，而那些产生布尔表达式的组合网络是不使能的。待预充电完成后，该组合网络才被使能，进行有条件地放电，在输出节点上取出逻辑值。,它只含有一套逻辑功能块，一般放在N阵列，当然也可以放在P阵列。添加了一对时钟开关，P管开关放在Vdd侧，N管开关放在Vss侧(或Gnd)。采用单相时钟，通常=0为预充电期，=1为逻辑取值期。,10.3.2 预充电放电逻辑(续),当=1时，N管时钟开关导通。如果N型组合逻辑块的逻辑为真，节点Z与地之间必有通路，CL就可以沿着这条通路，经过N管时钟开关，放电到地，且放完为止，这时Z=0。因为这时P管是截止的，不再会有补充充电，故Z的状态为Z=0，即0伏。如果N型组合逻辑块的逻辑为假，则节点Z到地之间就没有通路，CL就无法放电，于是Z仍等于Vdd，仍为“1”状态。因而在=1期间，输出节点Z的状态能够体现逻辑块的功能。显然，=1为逻辑取值期。,10.3.2 预充电放电逻辑(续),动态逻辑？,逻辑状态仅仅在时钟规定期间有效，其它期间的输出状态是不作为逻辑状态。,预充电技术中的时钟与C2MOS电路中的时钟差别？,C2MOS电路：=0，P管N管全截止，电路不工作，不计状态，也无功耗。=1，P管N管全导通，电路工作，输出逻辑状态，有功耗。,预充电放电技术：=0时，P管导通预充电，N管截止，对充电无影响。=1时，N管导通，逻辑取值，P管截止，对取值无影响，无静态功耗。,10.3.2 预充电放电逻辑(续),C2MOS电路与预充电技术都是动态电路，都只在规定的时钟期限内给出有效的逻辑状态。其它期间都不计及输出状态。但是，这两种电路完全不同，它们目的不同，原理不同，线路结构不同，特点完全不同。东芝公司的C2MOS是在静态恢复逻辑的基础上，加一对时钟开关来控制电路使能，以减少功耗。这里的静态逻辑是全互补标准CMOS电路，N阵列有逻辑，P阵列也有同样的对偶逻辑，P管总数同N管总数相同，共为2k+2个。Bell Labs的预充电技术只需要一组逻辑。通常放在N型阵列，P阵列无逻辑块。再加一对时钟开关，故总共需要k+2个器件。,10.3.2 预充电放电逻辑(续),在预充电技术中，任何时刻，P管与N管中都是一通一截止，故无静态功耗。在=0，预充电期间，实际上做两件事：将CL预充电到Vdd，即使Z=1。不许各路输入信号任意变化，建立稳定的信号。这些信号的变化不会立即引起输出的变化，因为=0，N管是封住的。到这些输入信号都已稳定建立，就等待取值时刻（=1）的到来。,10.3.2 预充电放电逻辑(续),在=1期间，CL放电，穿过与逻辑取值相应的路程，放电到地。在=1期间，不允许任何信号有任何变化。否则，逻辑取值就不是唯一的了。在预充电技术中，充电与逻辑网络的构造无关，与输入的各逻辑变量无关，任何电路都将充电到Vdd，Z=1为止。各输入变量间的逻辑关系控制了放电，是一种有条件的放电。通过放电求取逻辑值，在放电期间不允许更改输入变量。只要我们严格遵守充电放电的约定，预充电与逻辑定值就有条不紊地运行着，完成着动态逻辑功能。既节省了功率，又节省了器件个数，相当完美。但是，在级联时发生了问题。,10.3.2 预充电放电逻辑(续),预充电技术的级联,前后级加同样的时钟，各级同时预充电同时逻辑定值。,逻辑定值就是有条件地放电,放电需要时间！,前后两级同时逻辑定值时,前级输出状态尚未稳定,后级同时要求定值！,预充电技术采用同一个时钟直接级联是不适当的，客观上需要多相时钟。,10.3.2 预充电放电逻辑(续),二相时钟方案,假定奇数级用1相，偶数级用2相。这样前级定值时，后级正好处于预充电期，允许输入信号更改和变化。前级定值完毕，为后级准备好输入信号后，后级开始定值，工作似乎是正常的。可是，当后级进入定值期时，前级又进入了下一个周期的预充电，将其输出节点Z1充电到Vdd。这对后级的定值又带来影响，干扰了后级的正确定值。二相时钟方案仍然是行不通的。这也说明了在预充电技术的级联时，需要去耦。,10.3.2 预充电放电逻辑(续),传输门隔离技术,去耦最容易想到的是采用传输门来隔离。当然它必须由另一个时钟来控制。,在二相方案中，前级和后级不能同时预充电。如果某个输入变量要同时加到前后级，这种情况是常有的。而且我们又约定只允许在预充电期内更改输入信号。那么，对于二相方案来说，第一级与第二级没有共同的预充电期，就不可能实现同一个输入变量同时加到前后两级。,预充电的结果仅仅是PZ=Vdd，或PZ状态为1。输出节点Z状态取决于传输门是否打开。,传输门打开，PZ=1被传输到Z=1。传输门关上，Z保持在原先状态。当前级再次进入预充电时，只要传输门关上，就不会干扰后级的正确定值。,10.3.2 预充电放电逻辑(续),预充电技术需要合适的时钟体制：前级的预充电不干扰后级定值。前级定值应正好处在后级的预充电期内，以便设置后级的输入信号。前、后两级应有共同的预充电期。绝对防止竞争现象发生。,每一级的时钟信号分别为1，3，5，奇数相。每一个隔离门的控制信号分别为2，4，6，偶数相。根据上面提出的四条要求，可以推算出各相的要求。,后级定值时，前面的传输门是不通的。所以，若前级进入预充电，对它无影响。前级定值时，正好传输门是导通的，定值信号可以进入后级，而后级正好处于预充电期，允许设置输入变量。前后两级确有共同的预充电期 目前，还看不出有竞争现象。由此可见，理想的时钟体制应是八相制。9与1相同，10与2相同。但是，从时序角度来看，可以归并为四相制，这是因为传输门的时钟应该同后一级一致。,10.3.2 预充电放电逻辑(续),如果时钟脉冲的宽度占有两个节拍，那么这种四相时钟将是错开一个节拍排列的。,10.3.2 预充电放电逻辑(续),在实际电路中，产生四个单节拍时钟1，2，3，4，再形成所需要的时钟12，23，34，41。12=1+223=2+334=3+441=4+1,12,23,34,41,10.3.2 预充电放电逻辑(续),四相动态逻辑电路,缺点：各级时钟不同，且必须按照一定的顺序。否则出错。四级一个循环，版图设计复杂。每级要添加2个管子（传输门）。,实际上，与充电逻辑必须仔细设计时钟，保证在充电期间不传输定值期间不充电、不取值,10.3.2 预充电放电逻辑(续),一种简单而有效的改进方法是，采用三个独立设计的时钟分别控制每一级的预充电、定值（采样）、传输（保持）。P 预充电时钟H 保持时钟S采样时钟当然，三个时钟之间仍需满足一定的时序约束。,10.3.3 多米诺逻辑（Domino Logic）,C2MOS电路降低了功耗，但增加了MOS管数目，达2k+2个。预充电技术只需一枝逻辑树，MOS管数降到k+2个，节省硅片面积，简化了连线，减少了寄生电容，提高了速度。但不能直接级联，需用传输门隔离，管子数增加，达k+4个或k+3个。最重要的缺点是，需要多相时钟，并以一定的顺序分布。这不仅增加了时钟发生器，且又增加了如何保持同步的难题。这就意味着，动态电路需要改进。改进的目标是：要求能够直接级联。减少时钟的数目。,10.3.3 多米诺逻辑(Domino Logic)(续),改进的方法：在每个动态电路的输出口上配了一个静态缓冲器作为接口。,预充电后，仅仅是节点PZ被预充电到Vdd，经倒相器后，输出节点Z都放电到0。,前级的预充电不是打开了后级的逻辑树，而是封住了后级的逻辑树。,进入定值阶段，=1，各级不可能同时定值。,只有当前级定值完成，从10，经倒相器后变为从01，释放了后级的逻辑树，后级才能放电定值。,10.3.3 多米诺逻辑(Domino Logic)(续),仔细分析多米诺逻辑，可以发现在多米诺逻辑电路中，前后级之间的相互隔离，并不依靠传输门这一类开关，而是依靠电路内在的连锁现象。如果前级尚未完成定值，放电未放完，PZ节点上的电位较高，倒相后Z节点上的电压就偏低，不可能释放后级的逻辑树，后级就不可能定值。多米诺逻辑的运行就象波浪前进一样，后浪推前浪，从第一级定值开始，逐级推动，一直推进到最后一级为止。显然，最后一级的定值完成所需要的时间等于前面各级延迟的总和。如果那时=1的定值期限还未结束，那么信号将顺利地通过这个逻辑链。,10.3.3 多米诺逻辑(Domino Logic)(续),在设计时钟信号时，定值期限应足够长，以满足很长的逻辑链的需要。时钟脉冲是不对称的矩形波，充电期（=0）短，定值期（=1）长。必须指出，充电期不能太短，它必须保证逻辑树内所有节点的寄生电容能及时充满，保证负载电容上的电荷能及时放完。同时，放电定值期也不能太长，因为MOS电路是漏电的，节点电容上充的电荷会自然地泄漏掉，也许尚未轮到该级定值放电，电荷已漏光了。因此，放电期限是有限制的，即最低时钟频率是有限制的。,10.3.3 多米诺逻辑(Domino Logic)(续),若时钟频率较低，可添加一个P管来补充充电。在预充电用的P管旁边，再做一个P管，其栅极是接地，一直导通，不断地给寄生电容C0充电。若C0已充满到Vdd，则该P管就不再补充。如果低于Vdd，该P管必然导通，进行补充充电，使得PZ节点有足够高的预充电电压。,然而，这个P管的存在影响放电定值和逻辑电平。为了减少这些影响，这个补充的P管应是低增益的“弱P管”，它的W/L较小，保持有10A的补充电流，仅仅作为平衡漏电流的作用。,10.3.3 多米诺逻辑(Domino Logic)(续),补充P管栅极不接地，而是接到输出端，可利用正反馈进行锁存。,若倒相器输入端为“1”电平，则输出将是“0”电平，P管更导通，将Vdd传进来，使输入端为“1”。若输入