【教学课件】第三章FPGA结构与配置.ppt

EDA技术实用教程,第3章 FPGACPLD结构与应用,FPGA-Field Programmable Gate Array CPLD-Complex Programmable Logic Device,3.1 概 述,图3-1 基本PLD器件的原理结构图,3.1.1 可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM 和PLA 器件,改进的 PLA 器件,GAL器件,FPGA器件,EPLD 器件,CPLD器件,内嵌复杂功能模块的SoPC,3.1.2 可编程逻辑器件的分类,图3-2 按集成度(PLD)分类,3.2 简单PLD原理,3.2.1 电路符号表示,图3-3 常用逻辑门符号与现有国标符号的对照,3.2.1 电路符号表示,图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示,图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示,3.2.2 PROM,图3-9 PROM基本结构：,其逻辑函数是：,3.2.2 PROM,图3-10 PROM的逻辑阵列结构,逻辑函数表示：,3.2.2 PROM,图3-11 PROM表达的PLD图阵列,图3-12 用PROM完成半加器逻辑阵列,3.2.3 PLA,图3-13 PLA逻辑阵列示意图,3.2.3 PLA,图3-14 PLA与 PROM的比较,3.2.4 PAL,图3-15PAL结构：,图3-16 PAL的常用表示：,3.2.4 PAL,图3-17 一种PAL16V8的部分结构图,3.2.5 GAL,图3-18 GAL16V8的结构图,GAL：General Array Logic Device最多有8个或项，每个或项最多有32个与项EPLDErasable Programmable Logic Device,乘积项逻辑,3.2.5 GAL,逻辑宏单元,输入/输出口,输入口,时钟信号输入,三态控制,可编程与阵列,固定或阵列,GAL16V8,3.2.5 GAL,图3-19寄存器输出结构,图3-20寄存器模式组合双向输出结构,3.2.5 GAL,图3-21 组合输出双向结构,图3-22 复合型组合输出结构,3.2.5 GAL,图3-23 反馈输入结构,图3-24输出反馈结构,3.2.5 GAL,图3-25 简单模式输出结构,3.3 CPLD结构与工作原理,图3-26 MAX7000系列的单个宏单元结构,PRN,CLRN,ENA,逻辑阵列,全局清零,共享逻辑扩展项,清零,时钟,清零选择,寄存器旁路,并行扩展项,通往 I/O模块,通往 PIA,乘积项选择矩阵,来自 I/O引脚,全局时钟,来自 PIA的 36个信号,快速输入选择,2,3.3 CPLD结构与工作原理,(1)逻辑阵列块(LAB),图3-27-MAX7128S的结构,3.3 CPLD结构与工作原理,(2)宏单元,(3)扩展乘积项,图3-28 共享扩展乘积项结构,图3-29 并联扩展项馈送方式,3.3 CPLD结构与工作原理,(4)可编程连线阵列,(5)不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。,图3-30 PIA信号布线到LAB的方式,(6)I/O控制块,图3-31-EPM7128S器件的I/O控制块,3.4 FPGA结构与工作原理,3.4.1 查找表,图3-33 FPGA查找表单元内部结构,图3-32 FPGA查找表单元：,一个N输入查找表(LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（LUT）实现,什么是查找表?,基于查找表的结构模块,0,0,0,0,0,1,0,1,0,0,0,0,0,1,0,1,输入 A 输入 B 输入C 输入D,查找表输出,16x1RAM,查找表原理,多路选择器,3.4.2 FLEX10K系列器件,图3-34 FLEX 10K内部结构,.,IOC,IOC,.,IOC,IOC,逻辑单元,快速通道互连,逻辑阵列块(LAB),连续布线和分段布线的比较,连续布线=每次设计重复的可预测性和高性能,连续布线(Altera 基于查找表（LUT）的 FPGA),LAB,LE,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,FLEX 10K系列FPGA结构图,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,.,IOC,IOC,EAB,EAB,嵌入式阵列块,(1)逻辑单元LE,图3-35 LE(LC)结构图,(1)逻辑单元LE,图3-36 进位链连通LAB中的所有LE,快速加法器,比较器和计数器,(1)逻辑单元LE,图3-37 两种不同的级联方式,(2)逻辑阵列LAB是由一系列的相邻LE构成的,图3-38-FLEX10K LAB的结构图,(3)快速通道(FastTrack),(4)I/O单元与专用输入端口,图3-39 IO单元结构图,EAB的大小灵活可变通过组合EAB 可以构成更大的模块不需要额外的逻辑单元，不引入延迟，EAB 可配置为深度达2048的存储器,EAB 的字长是可配置的,(5)嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。,图3-40 用EAB构成不同结构的RAM和ROM,EAB 可以用来实现乘法器,FLEX10K系列逻辑规模,管芯尺寸比较,工艺改进促使供电电压降低,FPGA/CPLD多电压兼容系统,内核电压 3.3V、2.5V或 1.8V,接受 2.5V、3.3V 或者 5.0V 输入,输出电位标准 Vccio,FPGA/CPLD不同芯核电压器件流行趋势,4、FPGA/CPLD生产商,ALTERA,FPGA：FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120CPLD：MAX7000/S/A/B系列：EPM7128S MAX9000/A系列,FPGA：XC3000系列，XC4000系列，XC5000系列 Virtex系列 SPARTAN系列：XCS10、XCS20、XCS30CPLD：XC9500系列：XC95108、XC95256,XILINX,LATTICEVANTIS（AMD）,ispLSI系列：1K、2K、3K、5K、8K ispLSI1016、ispLSI2032、ispLSI1032E、ispLSI3256A MACH系列 ispPAC系列：,其他PLD公司：ACTEL公司：ACT1/2/3、40MXATMEL公司：ATF1500AS系列、40MXCYPRESS公司QUIKLOGIC公司,CPLD,SO MUCH IC！,FPGA CPLD,4、FPGA/CPLD生产商,ALTERA,FPGA：FLEX系列：10K、10A、10KE，EPF10K30E APEX系列：20K、20KE EP20K200E ACEX系列：1K系列 EP1K30、EP1K100 STRATIX系列：EP1系列 EP1S30、EP1S120 CYCLONE系列：EP1C20 EXCALIBUR系列：CPLD：MAX7000/S/A/B系列：EPM7128S MAX9000/A系列 MAX3000系列,3.5 FPGA/CPLD测试技术,3.5.1 内部逻辑测试,3.5.2 JTAG边界扫描测试,图3-41 边界扫描电路结构,3.5.2 JTAG边界扫描测试,表3-1 边界扫描IO引脚功能,图3-42 边界扫描数据移位方式,3.5.2 JTAG边界扫描测试,图3-43 JTAG BST 系统内部结构,图3-44 JTAG BST系统与与FLEX器件关联结构图,图3-45 JTAG BST选择命令模式时序,TAP控制器的命令模式有：,SAMPLEPRELOAD指令模式,EXTEST指令模式,BYPASS指令模式,IDCODE指令模式,USERCODE指令模式,3.6 FPGA/CPLD产品概述,3.6.1 Lattice公司CPLD器件系列,1.ispLSI器件系列,ispLSI1000E系列,ispLSI2000E/2000VL/200VE系列,ispLSI5000V系列,ispLSI 8000/8000V系列,2.ispLSI器件的结构与特点:,采用UltraMOS工艺。,系统可编程功能。,边界扫描测试功能。,加密功能。,短路保护功能。,3.6.2 Xilinx公司的FPGA和CPLD器件系列,1.Virtex E系列FPGA,2.Spartan器件系列,3.XC9500系列CPLD,4.Xilinx FPGA配置器件SPROM,5.Xilinx的IP核,3.6.3 Altera公司FPGA和CPLD器件系列,1.Stratix 系列FPGA,2.APEX系列FPGA,3.ACEX系列FPGA,4.FLEX系列FPGA,5.MAX系列CPLD,6.Altera宏功能块及IP核,3.6.4 Altera公司的FPGA配置方式与器件系列,表3-2 Altera FPGA常用配置器件,3.7 CPLD和FPGA的编程与配置,图3-46 10芯下载口,表3-3 图3-46 接口各引脚信号名称,FPGA与CPLD的配置与编程方案,CPLD的编程方案,PC机,JTAG编程端口,CPLD,PC机,isp编程端口,CPLD,编程适配电路,编程适配电路,JTAG编程信号：TCK、TDO、TMS、TDI,CPLD,isp-IN-SYSTEM-PROGRAMMERBALE,LATTICE 的isp下载方式,ISP功能提高设计和应用的灵活性,减少对器件的触摸和损伤不计较器件的封装形式,允许一般的存储样机制造方便支持生产和测试流程中的修改,允许现场硬件升级迅速方便地提升功能,未编程前先焊接安装,系统内编程-ISP,在系统现场重编程修改,此接口既可作编程下载口，也可作JTAG接口,ALTERA 的 ByteBlaster（MV）下载接口,FPGA的配置方案,FPGA的3种常用的 标准下载配置模式,1、Passive Serial Mode,3、JTAG Mode,2、Active Serial Mode,FPGA配置,JTAG配置端口,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,AS配置端口,专用FLASH配置器件,3.7.1 CPLD的JTAG方式编程,图3-47 CPLD编程下载连接图,TCK、TDO、TMS、TDI为CPLD的JTAG口,对CPLD编程,图3-48 多CPLD芯片ISP编程连接方式,3.7.1 CPLD的ISP方式编程,3.7.2 使用PC并行口配置FPGA,图3-49 FLEX10K PS模式配置时序,图3-50 多FPGA芯片配置电路,FLEX、ACEX、APEX等系列 FPGA器件配置连线图,FLEX、ACEX、APEX系列FPGA 配置电路,FPGA Passive Serial Configuration 被动串行配置模式,10针标准配置/下载接口,通过配置电路后与PC机的并行接口相接,对FPGA配置,方案1:PS端口直接配置,主系统通用10针标准配置/下载接口,目标板10针标准配置接口,PIN1,OTP配置器件插座,图3-51 FPGA使用EPC配置器件的配置时序,3.7.3 用专用配置器件配置FPGA,图3-52 FPGA的配置电路原理图,OTP配置器件：EPC1441、EPC1、EPC1213等,方案2:PS端口OTP专用器件配置,缺点：1、芯片价格高。2、只能一次编程。3、可配置的FPGA规模小，不能用于SOPC系统配置。4、无法用于实时多任务重配置,选择Global Project Device项,编译前选择配置器件,注意，被编译文件的工程名为“DAC”，因此，其配置文件名应该为“DAC.POF”,对于低芯核电压FPGA（如EP1K30），需选择此项，电路中的配置芯片应该接3.3V工作电压。,选择配置芯片的型号为EPC1PC8,选择PS模式,编 译！,选择配置器件生产商,打开通用编程器编程窗,选择器件类型,选择器件型号,器件接插方式,进入工程文件夹，选择编程文件,选择编程文件,双击编程文件后，进入“File type”窗，选择文件类型为“POF”：Programming Output File,编程缓冲器中的DAC.POF文件码,注意文件芯片型号是否对！,打开编程窗口,编程窗,开始编程,将编程完毕的配置器件插在相应的电路系统上,3.7.4 用专用配置器件配置FPGA,图3-53 EPC2配置FPGA的电路原理图,EPC2可以多次重复编程，且是isp方式编程,外部上拉电阻1K X 5,DCLK nCSnINIT_CONF OE DATA,PC机,FPGA,EPC2配置芯片,配置电路和JTAG编程端口,DCLKCONF_DONEnCONFIGnSTATUSDATA0,TCKTMSTDOTDI,TCKTMSTDOTDI,配置,编程,利用FLASH结构的EPC2为FPGA作配置,方案3:PS端口E平方专用器件配置,缺点：1、芯片价格高。2、可多次编程次数少。3、无法用于实时多任务重配置,如果没有使用外部上拉电阻，则必须选择此项,选择配置器件型号：EPC2LC20,编 译！,编程前，首先打开编程器窗口,然后用鼠标双击此文件名,于是弹出编程文件选择窗,双击此编程文件名：DAC.POF,这是对FPGA的配置文件,对EPC2编程文件名,编程器件名,开始编程,EPC2器件,EPC2的编程口,方案4:AS端口FLASH专用器件配置,PC机,Cyclone系列 FPGA,EPCSX配置芯片,ByteBlasterII配置电路,配置,编程,AS配置端口,ByteBlaster(MV)配置电路ByteBlasterII配置电路,POF硬件购建配置文件,Nios工作软件,Nios嵌入式系统,缺点：1、只适合于Cyclone系列器件2、无法用于实时多任务重配置,FPGA,普通单片机,EPROM或串行E平方ROM,PS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0,方案5:PS端口单片机软件方式配置,单片机I/O端口,单片机软件配置方案缺点：1、配置过程中易受干扰，可靠性低，不能用于可靠性要求高的领域。2、配置速度慢，不能用于反应速度要求高的领域。3、可配置的FPGA规模小，无法用于大于10K30乃至SOPC领域的器件配置。4、电路面积比较大5、实验模式不规范,单片机产生配置时序、读取EPROM中的配置数据,EPROM中放置多个不同功能的配置文件,对FPGA进行配置,3.7.4 使用单片机配置FPGA,图3-54 MCU用PPS模式配置FPGA电路,图3-55 单片机使用PPS模式配置时序,图3-56 用89C52进行配置,各种规模的FPGA,ASIC/CPLD,大容量EPROM,PS配置端口DCLKCONF_DONEnCONFIGnSTATUSDATA0,方案6:PS端口ASIC/CPLD硬件高速配置方案,I/O端口,缺点：1、电路面积比较大,PC机选择JTAG下载模式,GWAK30Z型适配板,掉电配置选择PS下载模式,掉电保护配置复位,40MHz配置时钟源,掉电保护配置器件,配置文件ROM,配置成功指示,FPGA的配置和重配置（RECONFIGURATION）,PC机,FPGA,应用电路系统,CPU/CPLD,大容量ROM/EPROM/FLASH芯片,FPGA,应用电路系统,CPU/CPLD,RAM,方案1,方案2,1、通用编程器2、通用仿真器3、虚拟仪表,1、ALTERA公司：Byteblaster(MV)2、ALTERA公司：Byteblaster II,普通下载器,SOPC开发下载器,3、LATTICE公司：isp编程器4、LATTICE公司：JTAG编程器5、XILINX公司：isp编程器6、XILINX公司：JTAG编程器7、VANTIS公司：JTAG编程器8、ATMEL公司：isp编程器,康芯公司GW48系列EDA/SOPC开发系统通用编程配置电路含多模式集成编程下载电路模块,通用编程配置电路,通过EDA工具中的LPM模块调用如LPM_ROM，LPM_FIFO等,FPGA中的硬件EAB/ESB,硬核IP或嵌入式硬件模块（如EAB）调用图示,通过LPM编辑器或直接编辑设计（调用），以及参数设定LPM模块的相关底层文件（或元件）,顶层系统调用,产生HARDCOPY文件,ASIC无缝转化,ALTERA HARDCOPY ASIC设计流程,FPGA硬件系统测试仿真,ASIC顶层设计,STRATIX系列FPGA,规范的配置方案,JTAG端口,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,FPGA,PS配置端口,PC机,配置适配电路,配置器件或配置电路,不规范的配置方案,3种EDA实验系统设计方案,1、全开方手工接线方案,3、重配置电子切换方案,2、全闭合机械切换方案,1、全开方手工接线方案,EDA实验系统,键控与时钟等输入信号插孔,发光管、数码管、点阵等输出显示器件插孔,各种接口器件插孔。器件如ROM、RAM、A/D、D/A、面包板等,RS232、PS/2、VGA、并行口等接插口插孔,EDA实验系统,键控与时钟等输入信号插孔,发光管、数码管、点阵等输出显示器件,各种接口器件，如ROM、RAM、A/D、D/A、面包板等,RS232、PS/2、VGA、并行口等,2、全闭合机械切换方案,部分切换开关,3、重配置电子切换方案,实 验,单片机和EPROM配置FPGA电路设计 根据图3-57和图3-58设计一个可对EPF10K20配置的电路，其中的配置文件存储器可以用EPROM(如27C512)担任，配置控制器用EPM7128S或89C51来担任，要求EPROM能放置4个配置文件，由CPLD或单片机通过控制EPROM地址线的方式，根据接受命令的方式对FPGA配置不同的配置文件。注：本实验可作为一个毕业设计项目。,