【教学课件】第6章时序逻辑电路.ppt
2023/8/6,第6章 时序逻辑电路,数字电子技术 Digital Electronics Technology,海南大学数字电子技术课程组教学网址：http:/,2023/8/6,6.1 概述,时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。,1.时序逻辑电路定义,2.结构特点,时序逻辑电路是由组合逻辑电路和存储电路两部分组成，其中存储电路必不可少。存储电路的输出状态必须反馈到输入端和输入信号共同确定时序电路的输出。,2023/8/6,6.1 概述,同步时序电路：各触发器状态的变化都在同一时钟信号作用下同时发生。异步时序电路：各触发器状态的变化不是同步发生的，可能有一部分电路有公共的时钟信号，也可能完全没有公共的时钟信号。,3.时序逻辑电路分类,（1）按各触发器接受时钟信号的不同分类：,（2）按输出信号的特点分类：,米利（Mealy）型时序电路：输出信号的状态不仅取决于存储电路的状态，而且还取决于输入变量。穆尔（Moore）型时序电路：输出信号的状态仅取决于存储电路的状态。,2023/8/6,6.1 概述,2023/8/6,6.1 概述,Q n+1=F(Q n,X),4.时序逻辑电路的方程描述,（1）状态方程：,（2）驱动（激励）方程：,W=H(Q n,X),（3）输出方程：,Z=G(Q n,X),S-R锁存器 Qn+1=S+R Qn（SR=0）D 触发器 Qn+1=DJ-K 触发器 Qn+1=JQn+KQnT 触发器 Qn+1=（Qn）,5.触发器特性方程,2023/8/6,6.2 时序逻辑电路的分析,1.时序逻辑电路的分析方法,同步时序逻辑电路的分析是已知同步时序逻辑电路的逻辑图，找出其逻辑功能。分析步骤：1.写驱动方程；2.写状态方程；3.写输出方程；4.建立状态/输出表；5.画状态图；6.据状态表或状态图说明时序逻辑电路的功能。,2023/8/6,6.2 时序逻辑电路的分析,例：试分析图示时序逻辑电路的逻辑功能，要求：写出驱动方程、状态方程和输出方程；列出状态转换表；画出状态转换图；画出时序图。,解：该电路为摩尔型同步时序逻辑电路。,驱动方程：,2023/8/6,6.2 时序逻辑电路的分析,状态（转移）方程：,输出方程：,列出状态转换表：,2023/8/6,6.2 时序逻辑电路的分析,画出状态转换图：,画时序图：,电路功能：六进制（模6）同步计数器,2023/8/6,6.2 时序逻辑电路的分析,MAX=Q1Q0EN,2023/8/6,6.2 时序逻辑电路的分析,Output equation MAX=Q1Q0EN,Transition equations,Excitation equations,2023/8/6,6.2 时序逻辑电路的分析,MAX=Q1Q0EN,2023/8/6,6.2 时序逻辑电路的分析,Its a modulo-4 2-bit binary counter with enable.,Simulation,2023/8/6,6.3 时序逻辑电路的设计,根据给定的逻辑功能，确定输入变量和输出变量及电路的状态数，并用相应的字母表示。定义输入、输出变量和电路的状态，并对电路的状态 进行编号。画出原始的状态转换图或列出原始的状态转换表。,1.时序逻辑电路的设计方法,时序电路的设计是根据已知逻辑功能，设计出能够实现该逻辑功能的最简单的电路。设计步骤：1）进行逻辑抽象，得出原始的状态转换图,2023/8/6,6.3 时序逻辑电路的设计,2）状态化简3）状态分配：据电路的状态数确定所用触发器数目所需满足的式子,然后给电路的每种状态分配与之对应的触发器状态组合。4）确定触发器的类型，并求出电路的状态方程、驱动方程和输出方程。确定触发器类型后，可根据实际的状态转换图求出电路的状态方程和输出方程，进而求出电路的驱动方程。5）根据得到的驱动方程和输出方程，画出相应的逻辑图。6)判断所设计的电路能否自启动。,2023/8/6,6.3 时序逻辑电路的设计,（2）状态分配，列状态转换编码表。,（1）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。,状态转换编码表,例：设计一个同步5进制加法计数器。,2023/8/6,6.3 时序逻辑电路的设计,（3）选择触发器。选用JK触发器。,（4）求各触发器的驱动方程和进位输出方程。列出JK触发器的驱动表，画出电路的次态卡诺图。,2023/8/6,6.3 时序逻辑电路的设计,根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图：,2023/8/6,6.3 时序逻辑电路的设计,2023/8/6,6.3 时序逻辑电路的设计,可得电路的输出方程：,（5）将各驱动方程归纳如下：,（6）画逻辑图。,2023/8/6,6.3 时序逻辑电路的设计,利用逻辑分析的方法画出电路完整的状态图。,（7）检查能否自启动,可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。,2023/8/6,6.4 常用时序逻辑电路,（1）寄存器和移位寄存器,双2位寄存器74LS75,定义：在数字电路中，用来存放二进制数据或代码的电路。,当CP=1时，送到数据输入端的数据被存入寄存器，当 CP=0时，存入寄存器的数据将保持不变。,普通寄存器74LS75,并行输入、并行输出,2023/8/6,6.4 常用时序逻辑电路,该寄存器具有异步清零功能，当RD=0时，触发器全部清零；当RD=1，仅在上升沿，送到数据输入端的数据被存入寄存器，实现送数功能。由于此寄存器是由边沿触发器构成，所以其抗干扰能力很强。,4位寄存器74LS175,普通寄存器74LS175,2023/8/6,6.4 常用时序逻辑电路,移位寄存器不仅具有存储的功能，而且还有移位功能，可以用于实现串、并行数据转换。,单向移位寄存器,4位右移移位寄存器,2023/8/6,6.4 常用时序逻辑电路,假设串行信号输入端，依次输入1101，并设初态为0，画出电压波形图：,2023/8/6,6.4 常用时序逻辑电路,单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q0Qn-1端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。,4位左移移位寄存器,2023/8/6,6.4 常用时序逻辑电路,双向移位寄存器74LS194,2023/8/6,6.4 常用时序逻辑电路,74LS194应用举例,时序图,由时序图可见，Q0Q3为一组在时间上有先后顺序的脉冲信号。我们把用来产生一组顺序脉冲的电路称为顺序脉冲发生器。,2023/8/6,6.4 常用时序逻辑电路,（2）8D数据锁存器74LS373,8D数据锁存器74LS373(a)外引脚图(b)逻辑符号,功能表,2023/8/6,6.4 常用时序逻辑电路,（3）计数器,计数器是能够用来记录输入脉冲的个数的逻辑电路。按照计数器中的各个触发器状态翻转先后，可分为同步计数器和异步计数器；按照计数过程中，数字的增减可分为：加法计数器、减法计数器和可逆计数器；按照计数过程中数字的编码方式可分为：二进制计数器和二-十进制计数器等。按照计数容量可分为：十进制计数器、十六进制计数器、进制计数器等。,2023/8/6,6.4 常用时序逻辑电路,（1）同步计数器,同步二进制加法计数器,驱动方程：,状态方程：,输出方程：,2023/8/6,6.4 常用时序逻辑电路,状态转换表,2023/8/6,6.4 常用时序逻辑电路,状态转换图,2023/8/6,6.4 常用时序逻辑电路,时序图,2023/8/6,6.4 常用时序逻辑电路,同步4位二进制加法计数器74LS161,2023/8/6,6.4 常用时序逻辑电路,异步清零。,74161具有以下功能：,计数。,同步并行预置数。,RCO为进位输出端。,保持。,2023/8/6,6.4 常用时序逻辑电路,2023/8/6,6.4 常用时序逻辑电路,完全同步4位二进制加法计数器74LS163,同步清零。,计数。,同步并行预置数。,RCO为进位输出端。,保持。,2023/8/6,6.4 常用时序逻辑电路,4位二进制同步可逆计数器74191,2023/8/6,6.4 常用时序逻辑电路,同步十进制计数器74LS160、74LS162,仿真,仿真,2023/8/6,6.4 常用时序逻辑电路,任意进制计数器,复位法,Simulation,例：以74LS163/74LS161构成11进制计数器。,2023/8/6,6.4 常用时序逻辑电路,置数法,Simulation,例：以74LS163构成余3十进制计数器。,2023/8/6,6.4 常用时序逻辑电路,（2）异步计数器,异步二进制计数器,异步十进制计数器,2023/8/6,6.4 常用时序逻辑电路,异步二-五-十进制计数器74LS290,2023/8/6,6.4 常用时序逻辑电路,2023/8/6,作业,P346-354 6.2；6.3；6.5;6.9;6.11-6.17；6.20；6.24；6.26；6.27；6.29；6.30；6.32；6.33；6.35。,
