[信息与通信]第5章常用时序逻辑电路及MSI时序电路模块的应用.ppt

第5章 常用时序逻辑电路及MSI时序电路模块的应用,5.1 计数器 5.2 寄存器 5.3 移位寄存器型计数器,5.1 计 数 器,计数器是一种用途非常广泛的时序逻辑电路,它不仅可以对时钟脉冲进行计数,还可以用在定时、分频、信号产生等逻辑电路中。计数器的种类很多,根据它们的不同特点,可以将计数器分成不同的类型。典型的分类方法有如下几种:,(1)按计数器中触发器状态的更新是否同步可分为同步计数器和异步计数器。在同步计数器中,所有要更新状态的触发器都是同时动作的;在异步计数器中,并非所有要更新状态的触发器都是同时动作的。(2)按计数进制可分为二进制计数器、十进制计数器和N进制计数器。按照二进制数规律对时钟脉冲进行计数的电路称为二进制计数器。在计数器中,被用来计数的状态组合的个数称为计数器的计数长度,或称为计数器的模。在二进制计数器中,触发器的所有状态组合都被用来计数,因此,n位二进制计数器的计数长度为2n。,按照十进制数规律对时钟脉冲进行计数的电路称为十进制计数器。在十进制计数器中,只有十个状态组合被用来计数,十进制计数器的计数长度为10。按照N进制数规律对时钟脉冲进行计数的电路称为N进制计数器。在N进制计数器中,有N个状态组合被用来计数,N进制计数器的计数长度为N。(3)按计数过程中的增减规律可以分为加法计数器、减法计数器和可逆计数器。按照递增规律对时钟脉冲进行计数的电路,称为加法计数器；按照递减规律对时钟脉冲进行计数的电路,称为减法计数器；,5.1.1 同步计数器 1.同步二进制加法计数器 按照二进制数规律对时钟脉冲进行递增计数的同步电路称为同步二进制加法计数器。图51所示电路是由四个下降沿动作的JK触发器构成的四位同步二进制加法计数器。,图51 四位同步二进制加法计数器,由图可以写出电路的方程如下:时钟方程:CP0=CP1=CP2=CP3=CP输出方程:驱动方程:,将驱动方程代入JK触发器的特性方程 中,得到各个触发器的状态方程为,以上状态方程在各个触发器的时钟信号有效时成立。由图51可以看到,各个触发器的时钟信号都连接在CP上,而且四个触发器都是下降沿动作的,这是一个同步电路，因此,以上状态方程在CP的下降沿到来时同时成立。根据状态方程进行计算,列出电路的状态转换表如表51所示。根据表51,画出状态转换图如图52所示。,图52 图51所示四位同步二进制加法计数器 的状态转换图,表51 图51所示四位同步二进制加法计 数器的状态转换表,从状态转换图可以清楚地看到,从任一状态开始,经过输入16（24）个有效的CP信号（下降沿）后,计数器返回到原来的状态。如果初始状态为0000,则在第15个CP下降沿到来后,输出C变为1;在第16个CP下降沿到来后,输出C由1变为0。可以利用C的这一下降沿作为向高位计数器的进位信号。图53所示是该四位同步二进制加法计数器的时序图。,图53 图51所示四位同步二进制加法计数器的时序图,从时序图中我们看到,各个触发器的输出Q0、Q1、Q2和Q3的频率分别为时钟信号频率的1/2、1/4、1/8和1/16,可见计数器具有分频功能。在图51所示电路中,各个JK触发器都接成T触发器的形式。用T触发器构造m位同步二进制加法计数器的连接规律为,2.同步二进制减法计数器 按照二进制数规律对时钟脉冲进行递减计数的同步电路称为同步二进制减法计数器。用T触发器构造m位同步二进制减法计数器的连接规律为,图54所示电路是由四个下降沿动作的JK触发器构成的四位同步二进制减法计数器。图54和图51相同之处是将JK触发器接成T触发器的形式,不同之处是触发器驱动信号及输出信号的连接规律,即由接到Q端改为接到 端。,图54 四位同步二进制减法计数器,图54所示电路的方程为时钟方程:CP0=CP1=CP2=CP3=CP输出方程:,驱动方程:,状态方程:,利用状态方程进行计算,列出计数器的状态转换表如表52所示。图55所示为该计数器的状态转换图。,表52 图54所示四位同步二进制减法计数器 的状态转换表,图55 图54所示四位同步二进制减法 计数器的状态转换图,图55表明,从任一状态开始,经过输入16（24）个有效的CP信号（下降沿）后,计数器将返回到原来的状态。如果初始状态为0000,此时输出B为1,则在第一个CP下降沿到来后,输出B由1变为0。可以利用B的这一下降沿作为向高位计数器的借位信号。图54所示电路的时序图如图56所示。,图56 图54所示四位同步二进制减法 计数器的时序图,3.同步二进制加/减可逆计数器 将图51所示的同步二进制加法计数器和图54所示的同步二进制减法计数器合并,同时加上加/减控制信号,可以构成同步二进制加/减可逆计数器,如图57所示。,图57 四位同步二进制加/减可逆计数器,输出方程为,现在我们对 信号分两种情况进行讨论:当=0时,输出方程为,驱动方程为,上述方程和图51所示电路的输出方程及驱动方程相同。可见当U/D=0时,图57所示电路实现四位同步二进制加法计数器的功能。,当 时,输出方程为,驱动方程为,上述方程和图54所示电路的输出方程及驱动方程相同。因此当 时,图57所示电路实现四位同步二进制减法计数器的功能。图58为四位同步二进制加/减可逆计数器的时序图。,图58 图57所示四位同步二进制加/减可逆计数器的时序图,4.同步十进制加法计数器 按照十进制数规律对时钟脉冲进行递增计数的同步电路称为同步十进制加法计数器。图59所示电路是由四个下降沿动作的JK触发器构成的同步十进制加法计数器。表53是电路的状态转换表,图510为状态转换图。图511所示是初始状态为0000时的时序图。,图59 同步十进制加法计数器,图510 状态转换图,从图59中可以得到:时钟方程:CP0=CP1=CP2=CP3=CP 输出方程:,驱动方程:,状态方程:,表53 图59所示同步十进制加法计数器的状态转换表,图511 图59所示同步十进制加法计数器的时序图,5.同步十进制减法计数器 按照十进制数规律对时钟脉冲进行递减计数的同步电路称为同步十进制减法计数器。图512所示电路是由四个下降沿动作的JK触发器构成的同步十进制减法计数器。,图512 同步十进制减法计数器,由图可以写出如下方程:时钟方程:CP0=CP1=CP2=CP3=CP 输出方程:,驱动方程:,状态方程:,表54和图513所示分别为该同步十进制减法计数器的状态转换表和状态转换图。当初始状态为0000时,时序图如图514所示。,表54 图512所示同步十进制减法计数器的状态转换表,图513 图512所示同步十进制减法计数器的状态转换图,图514 图512所示同步十进制减法计数器的时序图,6.同步十进制可逆计数器 将图59所示的同步十进制加法计数器和图512所示的同步十进制减法计数器合并,同时加上加/减控制信号,可以构成十进制加/减可逆计数器,如图515所示。,图515 同步十进制加/减可逆计数器,当 时,时钟方程为 CP0=CP1=CP2=CP3=CP输出方程为 驱动方程为,上述方程和图59所示电路的方程相同。因此,当 时,图5-15所示逻辑电路实现同步十进制加法计数器的功能。当 时,时钟方程为 CP0=CP1=CP2=CP3=CP 输出方程为,上述方程和图512所示电路的方程相同。也就是说,当 时,图515所示逻辑电路实现同步十进制减法计数器的功能。图516所示为电路的时序图。,图516 图515所示同步十进制加/减可逆计数器的时序图,5.1.2 异步计数器 1.异步二进制加法计数器 按照二进制数规律对时钟脉冲进行递增计数的异步电路称为异步二进制加法计数器。图517所示电路是由四个下降沿动作的JK触发器构成的四位异步二进制加法计数器。图517所示计数器的各类方程如下。,图517 四位异步二进制加法计数器,图517所示计数器的各类方程如下。时钟方程:CP0=CP,CP1=Q0,CP2=Q1,CP3=Q2输出方程:C=Qn3Qn2Qn1Qn0驱动方程:J0=K0=1,J1=K1=1,J2=K2=1,J3=K3=1状态方程:,CP0(即CP)为下降沿时 CP1(即Q0）为下降沿时 CP2(即Q1)为下降沿时 CP3(即Q2）为下降沿时,0由1变为0时,Q1才可能变化;只有当Q1由1变为0时,Q2才可能变化;只有当Q2由1变为0时,Q3才可能变化。因此,愈往后面,触发器状态发生变化经过的延时愈长。表55所示是计数器的状态转换表,表中的时钟条件栏列出了各个时钟信号有效与否,表示下降沿。,表55 图517所示四位异步二进制加法计数器 的状态转换表,计数器的状态转换图和时序图分别如图518和图519所示。在图5-19中,为了简单起见,忽略各个触发器状态变化的延时。可以看到,此时异步二进制加法计数器的时序图和图5-2所示的同步二进制加法计数器的时序图相同。实际上,如果考虑延时,两者的时序图是有所差别的。,图518 图517所示四位异步二进制加法 计数器的状态转换图,图519 图517所示四位异步二进制加法计数器的时序图,2.异步二进制减法计数器 按照二进制数规律对时钟脉冲进行递减计数的异步电路称为异步二进制减法计数器。图520所示电路是由四个下降沿动作的JK触发器构成的四位异步二进制减法计数器。,图520 四位异步二进制减法计数器,由图520所示电路,我们可以写出下列方程:时钟方程:输出方程:,驱动方程:J0=K0=1,J1=K1=1,J2=K2=1,J3=K3=1,状态方程:,CP0(即CP)为下降沿时CP1(即Q0)为下降沿时CP2(即)为下降沿时CP3(即)为下降沿时,由图520中可以看出,只有当CP为下降沿时,Q0才可能变化;只有当Q0由1变为0时,Q1才可能变化;只有当Q1由1变为0时,Q2才可能变化;只有当Q2由1变为0时,Q3才可能变化。表56所示是它的状态转换表。状态转换图和时序图分别如图521和图522所示。,表56 图520所示四位异步二进制减法 计数器的状态转换表,图521 图520所示四位异步二进制减法计数器的状态转换图,图522 图520所示四位异步二进制减法计数器的时序图,3.异步十进制加法计数器 按照十进制数规律对时钟脉冲进行递增计数的异步电路称为异步十进制加法计数器。图523所示电路是由四个下降沿动作的JK触发器构成的异步十进制加法计数器。,图523 异步十进制加法计数器,图523所示电路的方程如下：时钟方程:CP0=CP,CP1=Q0,CP2=Q1,CP3=Q0输出方程:C=Qn3Qn0驱动方程:,CP0(即CP)为下降沿时 CP1(即Q0)为下降沿时 CP2(即Q1)为下降沿时 CP3(即Q0)为下降沿时,根据以上方程,可以得出图523所示电路的状态转换表和状态转换图,分别如表57和图524所示。图525所示是初始状态为0000时的时序图。,图524 图523所示异步十进制加法计数器的状态转换图,图525 图523所示异步十进制加法计数器的时序图,表57 图523所示异步十进制加法计数器的状态转换表,4.异步十进制减法计数器 按照十进制数规律对时钟脉冲进行递减计数的异步电路称为异步十进制减法计数器。图526所示电路是由四个下降沿动作的JK触发器构成的异步十进制减法计数器。,图526 异步十进制减法计数器,由图526可以得到以下方程:时钟方程:输出方程:,驱动方程:,状态方程:,CP0(即CP)为下降沿时CP1(即)为下降沿时CP2(即)为下降沿时CP3(即)为下降沿时,表58所示是电路的状态转换表;图527是它的状态转换图;图5 28是初始状态为0000时的时序图。,图527 图526所示异步十进制减法计数器的状态转换图,图528 图526所示异步十进制减法计数器的时序图,表58 图526所示异步十进制减法计数器的状态转换表,5.1.3 MSI计数器模块及应用 1.74163MSI计数器模块 74163是中规模集成四位同步二进制加法计数器,计数范围是015。它具有同步置数、同步清零、保持和二进制加法计数等逻辑功能。图529（a）和（b）分别是它的国标符号和惯用模块符号;表59为功能表;图530是它的时序图。,图529 74163MSI四位同步二进制加法计数器（a）国标符号;（b）惯用模块符号,表59 74163MSI四位同步二进制加法计数器功能表,图530 74163MSI四位同步二进制加法计数器的时序图,在图529中,CLK是时钟脉冲输入端,上升沿有效;是低电平有效的同步清零输入端;是低电平有效的同步置数输入端;EP和ET是两个使能输入端;D0、D1、D2、D3是并行数据输入端;Q0、Q1、Q2、Q3是计数器状态输出端;CO是进位信号输出端,当计数到1111状态时,CO为1。,表59所示的功能表中列出了74163的工作模式：当,CLK上升沿到来时,计数器的四个输出端被同步清零。当,CLK上升沿到来时,计数器的四个输出端被同步置数。当、EP=0、ET=1,CLK上升沿到来时,计数器的四个输出端保持不变,CO输出端也保持不变。,当、ET=0,CLK上升沿到来时,计数器的四个输出端保持不变,CO输出端被置零。当、EP=1、ET=1,CLK上升沿到来时,电路按二进制加法计数方式工作。,2.74160MSI计数器模块 74160是中规模集成8421BCD码同步十进制加法计数器,计数范围是09。它具有同步置数、异步清零、保持和十进制加法计数等逻辑功能。74160的国标符号和惯用模块符号分别如图531（a）和（b）所示。,图531 74160MSI四位同步十进制加法计数器（a）国标符号;（b）惯用模块符号,74160的 是低电平有效的异步清零输入端,它通过各个触发器的异步复位端将计数器清零,不受时钟信号CLK的控制。74160其他输入、输出端的功能和用法和74163的对应端相同。表510是74160的功能表,它和表59所示的74163功能表基本相同。不同之处为:74160是异步清零而74163为同步清零;74160是十进制计数而74163为二进制计数。74160的时序图如图532所示。,表510 74160MSI四位同步十进制加法计数器功能表,图532 74160MSI四位同步十进制加法计数器的时序图,3.74191MSI计数器模块 74191是中规模集成四位单时钟同步二进制加/减可逆计数器,计数范围是015。它具有异步置数、保持、二进制加法计数和二进制减法计数等逻辑功能。图533（a）和（b）分别是它的国标符号和惯用模块符号。,图533 74191MSI四位单时钟同步二进制加/减可逆计数器（a）国标符号;（b）惯用模块符号,LD是低电平有效的异步置数控制端。是使能输入端,低电平有效。/D是加/减控制端,当U/D=0时,作加法计数;当U/D=1时,作减法计数。C/B是进位/借位输出端,计数器作加法计数且Q3Q2Q1Q0=1111时,C/B=1,表示有进位输出;计数器作减法计数且Q3Q2Q1Q0=0000时,C/B=1,表示有借位输出。是串行时钟输出端,用于多个芯片的级联扩展,在计数工作模式（=0）下,当C/B=1时,与计数脉冲相同。表511为74191的功能表;图534是它的时序图。,表511 74191MSI四位单时钟同步二进制加/减 可逆计数器功能表,图534 74191MSI四位单时钟同步二进制 加/减可逆计数器的时序图,4.用MSI计数器模块构成任意进制计数器 利用MSI计数器模块的清零端和置数端,结合MSI计数器模块的串接,可以构成任意进制的计数器。假设已有N进制的计数器模块,要构造M进制的计数器,当NM时,只用一个MSI计数器模块即可;当NM时,必须要用多个MSI计数器模块进行串接。下面分别来讨论这两种情况。,1)已有计数器的模N大于要构造计数器的模M 当已有计数器的模N大于要构造计数器的模M时,要设法让计数器绕过其中的N-M 个状态,提前完成计数循环,实现的方法有清零法和置数法。清零法是在计数器尚未完成计数循环之前,使其清零端有效,让计数器提前回到全0状态。置数法是在计数器计数到某个状态时,给它置入一个新的状态,从而绕过若干个状态。,计数器模块的清零和置数功能有同步和异步两种不同的方式,相应的转换电路也有所不同。要让计数器绕过SM状态而从SM-1 状态转到另一个状态时,如果是同步清零或同步置数方式,就要在SM-1 状态时使计数器的同步清零端或同步置数端有效,这样，在下一个计数脉冲到来时,计数器转为全0状态或预置的状态而非SM状态，如果是异步清零或异步置数方式,则要在SM状态时才使计数器的异步清零端或异步置数端有效,此时，计数器立即被清零或置数,SM状态只会维持很短的时间,不是一个稳定的计数状态。,【例5.1】用74163构造十五进制加法计数器。解:74163是具有同步清零和同步置数功能的四位二进制加法计数器,它的计数循环中包含16个状态,因此又称十六进制计数器。用74163构造十五进制加法计数器就是要提前一个状态结束计数循环,使状态1110的下一个状态改为0000而非原来的1111,如图535 所示。,图535 十六进制加法转换为十五进制加法 的状态转换示意图,由于74163同时具有清零和置数功能,因此既可以采用清零法也可以采用置数法。如果采用清零法,当状态为1110时,要使74163的同步清零输入端CLR变为低电平,当下一个脉冲到来时,计数器被清零,回到0000状态。此时，清零输入端CLR变回高电平,计数器又回到计数工作模式重新开始计数。用清零法将74163构造成十五进制加法计数器的电路连接图如图536（a）所示。,如果采用置数法,当状态为1110时,要使74163的同步置数输入端LD变为低电平,并行数据输入端D0、D1、D2、D3都接0,当下一个脉冲到来时,计数器被置为0000状态。此时，置数输入端LD变回高电平,计数器又回到计数工作模式重新开始计数。用置数法将74163构造成十五进制加法计数器的电路连接图如图536（b）所示。,图536 用74163构造十五进制加法计数器（a）同步清零法;(b)同步置数法,【例5.2】用74160构造八进制加法计数器。解:74160是具有异步清零和同步置数功能的十进制加法计数器,它的计数循环中包含10个状态。因此,用74160构造八进制加法计数器时,要使它提前两个状态结束计数循环,使状态0111的下一个状态改为0000而非原来的1000,如图537所示。,图537 十进制加法转换为八进制加法的状态转换示意图,如果采用清零法,由于74160是异步清零,即当清零输入端 变为低电平时,计数器马上被清零,回到0000状态,而无需等到下一个脉冲到来。因此,应该在1000状态而非0111状态时使清零输入端 为低电平。如果在0111状态时清零输入端 为低电平,则0111状态只能维持很短的时间而不能作为一个稳定的有效计数状态。用清零法将74160构造成八进制加法计数器的电路连接图如图538（a）所示。如果采用置数法,由于74160是同步置数,当状态为0111时,就要使74160的置数输入端 变为低电平。图538（b）所示为用置数法将74160构造成八进制加法计数器的电路连接图。,图538 用74160构造八进制加法计数器（a）异步清零法;(b)同步置数法,2)已有计数器的模N小于要构造计数器的模M 当已有计数器的模N小于要构造计数器的模M时,如果M可以表示为已有计数器的模的乘积,则只需将计数器串接起来即可,无需利用计数器的清零端和置数端;如果M不能表示为已有计数器的模的乘积,则不仅要将计数器串接起来,还要利用计数器的清零端和置数端,使计数器绕过多余的状态。,【例5.3】用74160和74163构造一百六十进制计数器。解:74160的模为10,74163的模是16,两者的乘积正好为160,因此可以直接将一个74160和一个74163连接起来实现一百六十进制计数器。连接方法有串行进位和并行进位两种,分别如图539和图540所示。,图539 串行进位连接方式,图540 并行进位连接方式,【例5.4】用74163构造二百进制计数器。解:74163的模为16,将两片74163连接起来可以构成二百五十六进制计数器。要构造二百进制计数器,必须让计数器绕过56个多余的状态,使计数器从全0状态开始计数,即经过输入200个计数脉冲后,重新回到全0状态。可以采用整体清零或整体置数方法。由于74163的清零和置数功能是同步方式的,因此要在计数199个脉冲后,使两片计数器的清零输入端或置数输入端都有效。,图541（a）、（b）分别是整体清零法和整体置数法的电路连接图。由图中可知,当计数器计数到第199个脉冲时,状态为11000111,此时与非门G的输出变为低电平,使清零输入端或置数输入端有效。这样,当下一个脉冲（第200个脉冲）到来时,计数器被清零或被置数而重新回到全0状态,实现二百进制的计数功能。,图541 用两片74163构成二百进制计数器(a)整体清零法;(b)整体置数法,5.MSI计数器模块的其他应用 MSI计数器模块的应用非常广泛,除了能够构成任意模计数器外,还有很多其他的用途,典型的有分频器、定时器、并行/串行数据转换电路、序列信号发生器等。图542所示是一个由三片74160构成的分频电路。如果在CLK输入端加入频率为f的脉冲信号,则将在第、片74160的进位输出端分别输出频率为10Hz、100Hz、1000Hz的脉冲信号。,图542 用74160构成分频电路,图543所示是一个由八进制加法计数器和八选一数据选择器构成的并行/串行数据转换电路。在数据选择器的数据输入端加入并行数据,在CLK信号的控制下,并行数据中的各位将按顺序一位接一位地从数据选择器的输出端输出,转换成串行数据,时序图如图544所示。如果在数据选择器的数据输入端加入固定的数据,则在CLK信号的控制下,将在数据选择器的输出端产生相应的序列信号。,图543 并行/串行数据转换电路,图544 图543所示并行/串行数据转换电路的时序图,5.2 寄 存 器,寄存器是另一种常用的时序逻辑电路,主要用于对数据进行寄存和移位。寄存器可分为两大类:基本寄存器和移位寄存器。基本寄存器只能寄存数据,其特点是:数据并行输入、并行输出。,移位寄存器不仅可以寄存数据,还可以对数据进行移位,数据在移位脉冲的控制下依次逐位左移或右移。移位寄存器有四种不同的工作方式:并行输入/并行输出、并行输入/串行输出、串行输入/并行输出、串行输入/串行输出。,5.2.1 基本寄存器 图545所示是由四个下降沿触发的边沿D触发器构成的四位基本寄存器。它的工作原理很简单:当CP的下降沿到来时,加在D3、D2、D1、D0上的四位并行数据就被送入到四个触发器的Q3、Q2、Q1、Q0输出端,在下一个CP的下降沿到来之前,这些数据一直寄存在输出端。各个触发器的状态方程如下:Qn+13=D3,Qn+12=D2 Qn+1=D1,Qn+10=D0,当CP的下降沿到来时),图545 四位基本寄存器,5.2.2 移位寄存器 按照数据移位的特点,移位寄存器可分为单向移位寄存器和双向移位寄存器。单向移位寄存器只能进行单方向的数据移位,有右移和左移两种。双向移位寄存器在控制信号的作用下可进行向右和向左两个方向的数据移位。移位寄存器不仅可以用来寄存数据,还广泛应用于数据的串行/并行转换、数值运算等。,1.单向移位寄存器 图546所示为一个四位右移寄存器。数据从串行输入端中输入,在移位脉冲的作用下逐位右移,第一个CP下降沿到来时,第一位数据被移进第一个触发器的输出端Q0;第二个CP下降沿到来时,第二位数据被移进第一个触发器的输出端Q0,第一位数据被移到第二个触发器的输出端Q1;第三个CP下降沿到来时,第三位数据被移进第一个触发器的输出端Q0,第二位数据被移到第二个触发器的输出端Q1,第一位数据被移到第三个触发器的输出端Q2;,第四个CP下降沿到来时,第四位数据被移进第一个触发器的输出端Q0,第三位数据被移到第二个触发器的输出端Q1,第二位数据被移到第三个触发器的输出端Q2,第一位数据被移到第四个触发器的输出端Q3。由此可见,在移位脉冲的作用下,可以从其中一个触发器的输出端串行输出数据,也可以经过四个移位脉冲后,从四个触发器的输出端并行输出数据。该寄存器有串行输入/串行输出、串行输入/并行输出两种工作方式。,图546 右移寄存器,图547 图546所示右移寄存器的时序图,触发器的状态方程为,(当CP的下降沿到来时),图548所示是一个四位左移寄存器,其工作原理和图546所示的右移寄存器相似。不同之处 在于:在图548所示寄存器中,数据是逐位左移的;在图546所示寄存器中,数据是逐位右移的。,图548 左移寄存器,触发器的状态方程如下:,(当CP的下降沿到来时),在图546和图548所示的移位寄存器中,数据都是串行输入的,既可以串行输出也可以并行输出,可以实现数据的串行/并行转换。图549所示是一个数据并行输入、串行输出的移位寄存器,它可以实现数据的并行/串行转换。,图549 并入/串出移位寄存器,图550 图549所示寄存器,当 时,数据可以从D0、D1、D2、D3端并行输入。当 时,在移位脉冲CP的控制下,数据逐位右移,进行串行输出。因此,此寄存器可以实现数据的并行/串行转换,图550所示是它的时序图。,(当CP的下降沿到来时),2.双向移位寄存器 图551所示是一个双向移位寄存器,利用它可以对数据进行逐位右移,也可以对数据进行逐位左移。,图551 双向移位寄存器,触发器的状态方程为,(当CP的下降沿到来时),当 时:,(当CP的下降沿到来时),此时,在移位脉冲CP的控制下,数据逐位左移。,当 时:,(当CP的下降沿到来时),此时,在移位脉冲CP的控制下,数据逐位右移。图552所示为寄存器的时序图,图中假设触发器的初始状态为0000。,图552 图551所示寄存器的时序图,5.2.3 MSI寄存器模块及应用 1.74164MSI八位单向移位寄存器 74164MSI是具有异步清零功能的八位串行输入/并行输出单向移位寄存器,它的逻辑符号如图553所示。图中，是异步清零端;A和B是串行数据输入端;Q0Q7是数据并行输出端；CLK是移位脉冲输入端。,(当CP的上升沿到来时),图553 74164MSI八位单向移位寄存器（a）国标符号;（b）惯用模块符号,表512 74164MSI八位单向移位寄存功能表,图554 74164MSI八位单向移位寄存器的时序图,2.74194MSI四位双向移位寄存器 74194MSI是四位双向移位寄存器,数据可串行输入也可并行输入，可串行输出也可并行输出,同时具有保持和异步清零功能,它的逻辑符号如图555所示。是异步清零端;SR是右移串行数据输入端;SL是左移串行数据输入端;D0D7是并行数据输入端;Q0Q7 是数据并行输出端;CLK是移位脉冲输入端;S0和S1是工作模式选择端。,图555 74194MSI四位双向移位寄存器（a）国标符号;（b）惯用模块符号,表513 74194MSI四位双向移位寄存器功能表,74194MSI的工作模式如下：(1)当S1=0、S0=0时,为保持工作模式:,(2)当S1=0、S0=1时,为右移工作模式:,(3)当S1=1、S0=0时,为左移工作模式：,(4)当S1=1、S0=1时,为并行输入工作模式:,图556为74194MSI四位双向移位寄存器的时序图。,图556 74194MSI四位双向移位寄存器的时序图,3.MSI寄存器模块的应用 MSI寄存器模块的用途很广泛,比较常用的有延时控制、序列发生与检测、串行/并行数据转换等。1)延时控制 利用串行输入/串行输出的MSI寄存器模块可以产生一定数量的延时。图557（a）所示是由74164构成的结构非常简单的延时电路,时序图如图557（b）所示。图557（a）中,数据从74164的两个串行输入端输入,从第i个(i=0,1,7)输出端Qi输出,需要经过i+1个移位脉冲。假设移位脉冲的周期为T,则输出的延时为(i+1)T。,图557 用74164进行延时控制（a）逻辑电路;（b）时序图,2)序列检测 图558所示是一个由74194双向移位寄存器构成的序列检测电路。在电路中,74194工作于右移方式,数据序列Din 由SR端逐位右移输入,输出为 只有当Din、Q0、Q1、Q2、Q3分别为1、1、0、1、1时,输出Y才为1,因此可以用这一电路检测序列11011。,图558 序列检测电路,5.3 移位寄存器型计数器,移位寄存器型计数器是在移位寄存器的基础上,通过增加反馈构成的。图5-59所示是移位寄存器型计数器的逻辑结构图。环型计数器和扭环型计数器是两种最常用的移位寄存器型计数器。,图559 移位寄存器型计数器逻辑结构图,1.环型计数器 基本的环型计数器是将移位寄存器中最后一级的Q输出端直接反馈连接到串行输入端构成的。图560是一个由四个下降沿触发的边沿D触发器组成的基本环型计数器。,图560 环型计数器,表514和图561所示分别是计数器的状态转换表和状态转换图。,触发器的状态方程为,(当CP的下降沿到来时),表514 图560所示环型计数器的状态转换表,图561 图560所示环型计数器的状态转换图,上面的状态转换图中共有六个循环,计数器正常工作时只能选用其中的一个循环（比如由0001、0010、0100、1000构成的循环）。被选中的循环是有效循环,其余循环都是无效循环。由于有无效循环,因此该计数器不能自启动。图562所示是经过修改的、能够自启动的环型计数器;图563是由74194构成的能够自启动的环型计数器。它们的状态转换图如图564所示。,图562 修改的能自启动的环型计数器,图563 由74194构成的能自启动的环型计数器,图564 自启动环型计数器的状态转换图,2.扭环型计数器 在环型计数器中,有效循环只包含了很少的状态（有效状态）,其余多数的状态都没有利用,是无效状态,状态的利用率很低。扭环型计数器（也称为Johnson计数器）是在不改变移位寄存器内部结构的条件下,为了提高计数器状态的利用率而设计出来的。基本的扭环型计数器和基本环型计数器不同的地方是,将移位寄存器中最后一级的Q而不是Q输出端直接反馈连接到串行输入端。图565所示是一个由四个下降沿触发的边沿D触发器组成的基本扭环型计数器。,图565 扭环型计数器,基本扭环型计数器中触发器的状态方程为,(当CP的下降沿到来时),基本扭环型计数器的状态转换表和状态转换图分别如表515和图566所示。,表515 图565所示扭环型计数器的状态转换表,图566 图565所示扭环型计数器的状态转换图,由状态转换图可以看出,基本扭环型计数器也是不能自启动的。图567是经过修改的能够自启动的扭环型计数器;图568是由74194构成的能够自启动的扭环型计数器。图567和图568所示能自启动扭环型计数器的状态方程为,(当CP的下降沿到来时),图567 修改的能自启动的扭环型计数器,图568 由74194构成的能自 启动的扭环型计数器,图569 自启动扭环型计数器的状态转换图,