[信息与通信]数字逻辑与数字集成电路第3章3.ppt

课堂调查情况总结,出勤率好，满意率高反映的问题：个别同学课后复习时间太少 基本要求没有掌握改进措施 突出重点，放慢进度，结合例题，讲透基础 提前上载课件，以便课前预习 加强师生交流，及时改进教学参考书：数字电子技术基础（阎石）数字逻辑与数字系统（白中英）Introduction to Logic Design(逻辑设计基础，清华大学出版社2002年影印教材，￥50)Digital Logic Circuit Analysis and Design(数字逻辑电路分析与设计，清华大学出版社1999年影印教材，￥69),1,1,1,1,1,0,0,0,1,1,0,0,1,0,1,0,1,0,0,1,1,0,1,1,0,1,1,0,1,0,1,1,1,0,0,0,0,0,0,0,Cn,Fn,Cn-1,Yn,Xn,全减器真值表,F=X-Y,首先搞清楚被减数和减数,要符合二进制减法运算规律。由语言描述的逻辑问题写真值表是基本要求。,1,1,1,1,1,1,0,1,1,0,0,0,1,0,1,1,1,1,0,0,0,0,0,1,1,1,1,0,1,0,0,1,0,0,1,0,0,0,0,0,Cn,Fn,Cn-1,Yn,Xn,例：2位二进制数的乘法真值表,两位数相乘 X1 X0*Y1 Y0P3 P2 P1 P0,写出的真值表一定要符合运算规则。,J-K触发器应用：计数器,例：用J-K触发器实现3位二进制计数器,计数器状态变化如下：,从计数器状态表分析计数规律：Q0位总是处于计数状态!每次求反。Q0位为1时,Q1位计数!Q1 Q0位为11时,Q2位计数！观察分析得表达式：J0=K0=1;J1=K1=Q0;J2=K2=Q1Q0;,01234567,J-K触发器应用：3位二进制计数器,假设初始状态：000,J0=K0=1;J1=K1=Q0;J2=K2=Q1Q0;,思考题：如何用JK触发器构成二进制减1计数器？,分析下列J-K触发器电路的功能并画出波形,假设初始状态：000,000,001,111,010,J0=K0=Q2;J1=K1=Q0;J2=K2=Q1,J-K触发器的开关参数,1.数据建立时间tsu(set up)主触发器在正脉冲时间接收数据，要稳定。tsu=tpd2+tpd3+tpd4 tpd9（2级门延迟）数据保持时间th(hold)th=0 因为当cp0，封锁门1门2，JK的变化不会影响触发器状态。,主从J-K触发器,_J K CP Q Q0 0 Q00 1 0 11 0 1 01 1 Q0,Hold,Store,计 数,J-K触发器的开关参数,CP下降沿开始，到Q,Q稳定状态的时间。tpdLH cp Q=tpd9+tpd5+tpd7tpdHL cp Q=tpd9+tpd6+tpd8+tpd7tpdHLcp Q 类似，LH是3级门,HL是4级门。,2.传输延迟参数(Propagation)tpd 从触发器的翻转时间tpd cp Q,Q,J-K触发器的开关参数,3.描述CP脉冲宽度的参数 twCP=tsu 正脉冲准备数据 twCP=tpdCPQ,Q 负脉冲触发器稳定翻转 Tmin=twCP-+twCP-fmax=1/Tmin,为了系统稳定可靠工作,CP+一定要是窄脉冲.,1.5 T触发器(Toggle),_ CP Q Q,功能表,CP,T触发器是一类特殊的触发器，它的功能就是每一个脉冲改变一次状态。用D和J-K触发器可以很容易的实现T触发器功能。,Q,J CP K,Q,“1”,CP,T触发器(Toggle),_ T CP Q Q 1 0,ToggleHold,功能表,T触发器没有外部输入数据，只有CP和控制端T，用作计数和保持状态。,T CP,Q,J CP K,Q,T,CP,触发器小结：,触发方式是关键：边沿、脉冲、电位三种触发方式不同，触发器功能完全不同四类功能的触发器(D,JK,RS,T)，功能区别很大，D最好用，JK功能最多。用的最多是D触发器，JK多用作计数器3种、4类的特点要清楚触发器的时钟关系配合很重要，要求重点掌握D触发器的开关特性,1.6 触发器的时钟偏移,CP,同一个时钟脉冲，经过不同的传输路径会产生延迟，使得作用到触发器的时钟有偏移。造成电路系统的错误。例如下图，移位寄存器中的时钟偏移大于CP到Q的延迟，移位可能会出错。本来Q2应该接收Q1的状态，但是由于CP2慢了，Q2接收是Q1变化以后的状态，即Q0的状态。,D Q0CP,D Q1CP,D Q2CP,Input,CP1,CP2,如何避免时钟偏移造成的影响,CP1Q1CP2,tskew,th2,1、尽量使用同一个时钟脉冲源2、产生多个时钟脉冲的驱动门的开关参数要尽量一致3、布线要合理，时钟脉冲源走线尽量短4、脉冲源之间的差tskew尽量小:,2.同步时序电路的分析,时序电路(sequential circuit)：电路某一时刻的稳定输出不仅取决于当前输入(present input)，还取决于过去输入(past input)。触发器作为记忆元件保存了过去的输入。现态与次态：过去的输入用触发器的内部状态来表示，称为现态(present state);当前输入之后转变后的状态称谓次态(next state)。时序电路在外部激励下改变状态，因此，时序电路就是有限状态自动机。在描述触发器功能时，我们用了Q0表示现态，Q表示次态。下面我们会用更一般的描述，Qn表示现态，Qn1表示次态,2.1 引言,同步时序与异步时序,同步(synchronous)时序电路:系统中使用统一的时钟(clock)，指挥各部件操作只有约定时钟到来，触发器才能改变状态一个脉冲只能改变一次状态异步(asynchronous)时序电路:系统中没有统一的时钟(unclocked,free running)电路状态的改变是由输入信号引起的,时序电路的结构框图,组合逻辑电路,记忆电路,X1,Xn,Zm,Z1,内部输出,内部输入,例:1位串行加法器,FA,Ci,Fi,Yi,Xi,cp,Ci,Ci-1,同步时序电路的结构框图,输入逻辑(f),存储元件M,输出逻辑(g),输出(O),(S),CLK,激励变量(E),输入(I),状态变量,输入逻辑(f),存储元件M,输出逻辑(g),输出(O),(S),CLK,激励变量(E),状态变量,输入(I),输出只与状态有关：“Moore自动机”,输出与输入和状态都有关：“Mealy自动机”,同步时序电路结构：同步计数器,Q CP D,Q CP D,Q CP D,Q CP D,Q CP D,Q CP D,CP,CP,Q0,Q1,Q2,Q2,Q1,Q0,D2Q1，D1Q0，D0Q2，,D2Q1，D1Q0，D0Q2，(逻辑功能？),（逻辑功能？）,电路特点：统一时钟;计数延迟与位数无关。,Q2,Q0,Q1,电路特点：没有统一时钟；计数延迟与位数成正比,CP,异步时序电路举例：异步计数器,CP,分析电路功能,画出波形图,课堂练习,先由同学自己画，再课堂讨论。,Q J CP K,Q J CP K,Q J CP K,“1”,CP,“1”,“1”,CP,Q0,Q1,Q2,Q0,Q1,Q2,异步时序电路没有统一的时钟CP,时钟由触发器的输出依次传递(ripple),也叫串行计数器。每级传递都会有延迟，因此计数器速度慢。(图中没有标出延迟),异步加1计数器,Q CP D,Q CP D,Q CP D,Q2,Q0,Q1,CP,Q0,Q1,Q2,CP,异步减1计数器,2.2 同步时序电路的分析工具：状态表、状态图、状态方程与激励表,功能表：描述电路输入输出关系时序电路涉及触发器及电路的状态变化,必须引入状态表(State Table)、状态图(State Diagram)等分析工具现态Qn：时钟到来之前电路的状态次态Qn+1：时钟到来之后电路的状态状态表与状态图：反映输入与状态转换的关系状态方程：状态转换的表达式激励表：从现态转变到次态，对输入数据的要求,D触发器的状态表、激励表、状态图与状态方程,D触发器功能表,状态方程：Qn+1D,状态图,(简化功能表),状态表,0 1,Qn,01,D,Qn+1,D,激励表,J-K触发器状态表、激励表、状态图与状态方程,功能表,Hold,Store 0,Store 1,Count,J,状态表,K,Qn,0,0,1,1,0,1,0,1,Qn+1,状态图,JK,状态方程Qn+1=J Qn+K Qn,J-K触发器状态表、激励表、状态图与状态方程,xx10,0 0 00 1 11 0 x1 1 x,K,Qn Qn+1 J,J-K触发器激励表,功能表,Hold,Store 0,Store 1,Count,T触发器的状态表、激励表、状态图与状态方程,T触发器状态表,激励表,状态表,0 1,01,T,Qn+1,Qn,状态方程：Qn+1 T Qn,T,2.3 同步时序电路的分析举例,根据电路图列出电路输出函数，触发器激励函数(控制函数)根据电路输入和触发器激励函数求状态表画状态图，时序图分析电路外特性和功能,例题1：时序电路分析-电路图和状态图,000,001,110,111,011,100,如果初始状态:“000”,D2Q1D1Q0D0Q2,Q CP D,Q CP D,Q CP D,CP,Q0,Q1,Q2,010,101,如果初始状态:“010”或101,结论:有两个独立的工作循环,例题1：时序电路分析-状态表,D2Q1D1Q0D0Q2,Q CP D,Q CP D,Q CP D,CP,Q0,Q1,Q2,例题1：时序电路分析-时序图,000 001 011 111 110 100 000,电路功能：3位格雷码计数器,例题2:时序电路分析-电路图和表达式,QCP D,QCP D,QCP D,CP,Q2,Q1,Q0,在前面电路的基础上多了两个门,分析电路功能.,例题2：时序电路分析-状态表,Q2n Q1n Q0n,Q2n+1 Q1n+1 Q0n+1,D2 D1 D0,0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1,0 0 10 1 11 0 01 1 10 0 00 1 01 0 01 1 0,0 0 10 1 11 0 01 1 10 0 00 1 01 0 01 1 0,例题2：时序电路分析-状态图,000,001,110,111,011,100,101,010,整理后的状态图,电路功能:可以自启动的格雷码计数器.如何设计自启动的逻辑电路?后面会介绍.,例题3:时序电路分析-J-K组成的电路图,J QCP _K Q,CP,Z,AB,首先写出触发器激励函数和输出函数:,FA,Ci,Zi,Bi,Ai,cp,Ci,Ci-1,是否类似下图的 1位串行加法器?,例题3：时序电路分析-状态表,功能：A,B,Qn中奇数个”1”,Z=1;Z是全加和.A,B,Qn中两个及两个以上”1”,Qn+1=1;Q存储进位.所以,电路是1位串行全加器.加数、被加数依次串行输入相加。Qn保存了当前进位,参加下一次运算。,FA,Ci,Zi,Bi,Ai,cp,Ci,Ci-1,例题3：用D触发器实现上述功能,D QCP,CP,Z,AB,+,(),D触发器实现的1位串行加法器,例题4：时序电路分析,写出D、Z表达式：,简化的电路图,例题4：时序电路分析-表达式和状态表,状态表,0 11 01 10 1,0 0 00 1 11 0 11 1 0,Qn+1 Z,Qn X D,例题4：时序电路分析-状态表和状态图,状态表,X/Z,功能：X=0,保持 X=1,计数,状态图,例题4：时序电路分析-时序图,作X=010111100的时序图：,CP,0,1,0,1,1,X,Q,Z,假定原态Qn0,3.同步时序电路的设计,设计：文字描述 状态图 逻辑图同步时序电路的设计步骤：形成原始状态图和状态表状态化简与状态分配求控制函数和输出函数画逻辑图最困难的是第一步，只要有了原始状态图，后面的步骤是有规律的。先以计数器为例，然后再推广到一般情况。,计数器,计数器的功能：记录外部事件的变化；同步计数器对CP脉冲计数，一个脉冲变化一次状态计数器的种类：同步计数器，异步计数器加法计数器(加1,加2等),减法计数器(减1,减2等),可逆计数器等二进制计数器(模为2n),十进制计数器,任意进制计数器等环形计数器,扭环计数器等特殊电路结构的计数器计数器是应用最多的一类标准器件,同步二进制计数器,二进制计数器是最常使用的一类计数器.通常指按照二进制数的规律每次加1的同步计数器.例题1：用JK和D触发实现4位二进制计数器.第一步:写状态表,16个状态都是必要的,不能化简.第二步:直接从状态表上分析,可以得到J-K触发器的激励函数:J0K01；J1K1Q0；J2K2Q1Q0；J3K3Q2Q1Q0第三步：画逻辑图(略）,J-K触发器实现4位二进制计数器,J0K01；J1K1Q0；J2K2Q1Q0；J3K3Q2Q1Q0,因为JK触发器有计数、保持、置1、置0四个功能，要从状态表上找规律，利用JK的计数功能以简化设计。,D触发器实现4位二进制计数器,D触发器的功能与JK不同，D没有计数功能，因此不能象JK一样去找状态变化的条件。D的状态方程：Qn+1D应该寻找使Qn+1置1的逻辑条件。可以用观察分析法和卡诺图法，求得D的表达式。,D触发器实现4位二进制计数器,1.直接观察分析求表达式,Q1Q0,Q3Q2,00011110,00 01 11 10,D触发器实现4位二进制计数器,2.利用状态表，卡诺图化简求表达式,Q3Q2 Q1Q0(D3D2 D1D0),4位二进制计数器的状态转换表,4位二进制计数器的状态转换表,Q3 Q2 Q1 Q0是现态Q3 Q2 Q1 Q0是次态,Q1Q0,Q3Q2,00011110,00 01 11 10,Q1Q0,Q3Q2,00011110,00 01 11 10,Q1(D1),Q0(D0),将状态转换表分解，利用卡诺图化简求表达式:,Q1Q0,Q3Q2,00011110,00 01 11 10,Q3Q2 Q1Q0(D3D2 D1D0),Q1Q0,Q3Q2,00011110,00 01 11 10,Q3(D3),将状态转换表分解，利用卡诺图化简求表达式:,Q1Q0,Q3Q2,00011110,00 01 11 10,Q2(D2),Q1Q0,Q3Q2,00011110,00 01 11 10,Q3Q2 Q1Q0(D3D2 D1D0),D触发器实现4位二进制计数器,在卡诺图化简逻辑函数基础上进行了变形，得到上述公式。这是实际器件的结构(p212)。公式变形原则：逻辑结构清晰，尽量公用部分；内部控制函数全部用Q，Q用来驱动外部电路。,4位二进制计数器典型器件74161,清零(同步),x x x 0,Count,1 1 1 1,Load,0 1 1 1 x,_P T L RD CK,功能,x x 0 1,Hold,x 0 1 1 x,FF Hold,RC=0,功 能 表,74161的功能表，为扩展方便，逻辑图p212图5,计数器波形图,从波形上分析，若CP脉冲的频率为f0，则Q3Q2Q1Q0的输出分别为f0的1/2,1/4,1/8和1/16,这就是计数器的分频功能，也叫“分频器”。Q0是二分频，Q1是四分频等。,Q0,Q1,Q2,Q3,J-K触发器实现4位二进制计数器,J0K01；J1K1Q0；J2K2Q1Q0；J3K3Q2Q1Q0,1.直接观察分析求表达式因为JK触发器有计数、保持、置1、置0四个功能，从状态表上找规律，利用JK的计数功能以简化设计。Q0计数的条件,每次都计数；Q1计数的条件,Q01；Q2计数的条件,Q1 Q0 1；Q3计数的条件,Q2 Q1 Q0 1；,Q1Q0,Q3Q2,00011110,00 01 11 10,Q0,JK触发器实现4位二进制计数器,Q1Q0,Q3Q2,00011110,00 01 11 10,Q3Q2 Q1Q0,2.利用J-K激励表求表达式,Q1Q0,Q3Q2,00011110,00 01 11 10,J0=K 0=1,置0,置1,置1,解释,Q1Q0,Q3Q2,00011110,00 01 11 10,Q3(D3),将状态转换表分解，利用卡诺图化简求表达式:,Q1Q0,Q3Q2,00011110,00 01 11 10,Q2(D2),Q1Q0,Q3Q2,00011110,00 01 11 10,Q3Q2 Q1Q0(D3D2 D1D0),例2：十进制计数器设计,Q1Q0,Q3Q2,00011110,00 01 11 10,Q3Q2 Q1Q0(D3D2 D1D0),十进制计数器的状态转换表,Q1Q0,Q3Q2,00011110,00 01 11 10,Q0,用J-K触发器实现,原始状态表分解:,Q1Q0,Q3Q2,00011110,00 01 11 10,J0=K 0=1,置1,置0,Q1Q0,Q3Q2,00011110,00 01 11 10,Q3Q2 Q1Q0(D3D2 D1D0),Q1Q0,Q3Q2,00011110,00 01 11 10,Q3,用J-K触发器实现,原始状态表分解:,Q1Q0,Q3Q2,00011110,00 01 11 10,J3K 3,xx10,0 0 00 1 11 0 x1 1 x,K,Qn Qn+1 J,J-K触发器激励表,(J2K 2,J1K 1,J0K 0等略),保持0,保持1,置0,置1,例3：可逆计数器设计,000,001,010,011,111,110,101,100,1/0,1/0,1/0,1/0,1/0,1/0,1/0,0/0,1/1,0/1,0/0,0/0,0/0,0/0,0/0,0/0,设计三位二进制可逆计数器，X1，正向计数，计满111时进位Z1；X0，逆向计数，计满000时借位Z1。,计数器的自启动设计,QCP D,QCP D,QCP D,CP,Q2,Q1,Q0,D2Q1D1Q0D0Q2,000,001,110,111,011,100,010,101,3位格雷码计数器存在两个计数循环。触发器清0，可以计数格雷码序列。,QCP D,QCP D,QCP D,CP,Q2,Q1,Q0,计数器的自启动设计,修改设计后可以自动进入循环,000,100,011,111,101,110,010,001,能够自行进入工作循环的3位格雷码计数器,计数器的自启动设计,000,100,011,111,101,110,010,001,如果按照这个状态图设计,电路结构会简单吗？,习题：5.2;5.3;5.4;5.5;下次实验：设计与实现可逆五进制计数器,