《数据域测试》PPT课件.ppt

第九章 数据域测量,本章要点:,数据域的基本概念,数据域测试系统与仪器,逻辑分析仪的组成、原理和应用,可测性设计技术,数据域测试的应用,9.1 数据域测试概述,数据域的基本概念,1.数据信息-数据流,在数据域测试中首先要明确所测试的信号是：,信息只有两种逻辑状态的二进制符号（“1”/“0”或高/低 电平）。,数据字多位二进制信息组合构成的一个“数据”。,数据流大量数据字有序的集合。,数据流的表示方式：,2.数字系统的特点,(1)数字信号通常是按时序传递的；,(2)信号几乎都是多位传输的；,(3)信息的传递方式是多种多样的；,(4)数字信号的速度变化范围很宽；,(5)信号往往是单次的或非周期性的；,(6)数字系统故障判别与模拟系统不同。,数据域测试的任务与故障模型,1.数据域测试的任务及相关术语,3.被测对象与测试方法,数据域测试按被测对象可分为：,(1)组合电路测试，通常有敏化通路法、D算法、布尔差分法等。,(2)时序电路测试，通常采用迭接阵列、测试序列（同步、引导 和区分序列）等方法。,(3)数字系统测试，如大规模集成电路，常用随机测试（用伪随 机序列信号作激励）技术、穷举测试技术等。,9.1.3 数据域测试系统与仪器,1.数据域测试系统组成,一个被测的数字系统可以用它的输入和输出特性及时序关系来描述，它的输入特性可用数字信号源产生的多通道时序信号来激励，而它的输出特性可用逻辑分析仪来测试，获得对应通道的时序响应，从而得到被测数字系统的特性。,2.数据域测试仪器,1)逻辑笔,逻辑笔算不上仪器，但却是数字域检测中方便实用的工具。它像一支电工用的试电笔，能方便地探测数字电路中各点的逻辑状态，例如，笔上红色指示灯亮为高电平，绿灯亮为低电平，红灯绿灯轮流闪烁表示该点是时钟信号。,2)数字信号源,数字信号源又称为数字信号发生器，是数据域测试中的一种重要仪器，它可产生图形宽度可编程的并行和串行数据图形，也可产生输出电平和数据速率可编程的任意波形，以及一个可由选通信号和时种信号来控制的预先规定的数据流。,数字信号源是为数字系统的功能测试和参数测试提供输入激励信号。功能测试是测出 被测器件在规定电平和正确定时激励下的输出，就可以知道被测系统的功能是否正常；参 数测试可用来测试诸如电平值、脉冲的边缘特性等参数是否符合设计规范。,(1)数字信号源的组成,(2)数据的产生,上图中的序列存储器在初始化期间写入了每个通道的数据，数据存储器的地址由地址计数器提供。在测试过程中，在每一个作用时钟沿上，计数器将地址加1。数据存储器输出的数据与地址是一一对应的，这是产生线性数据流的一种简单方法，这种方法提供的最大数据率每秒大于100MbitS。,一个8:l的多路器可将运行频率为F8的8个并行输入位转换成频率为F的串行数据流。对于低速的数字信号源，多路器可以不要，从数据的每位数输出可直接产生一个串行数据流，该数据流加到格式化器的输入端，通过格式化器将数据流与时钟同步。在简单情况下，格式化器就是一个D触发器。数据的逻辑电平加在D输入端，在时钟信号沿的作用下输出。,格式化器的输出直接驱动输出放大器，放大器的输出电平是可编程的。在某些数字信号源中，通过在每个数据模块上提供外部时钟和启动/停止输入，以便产生不同的异步数据流。,3)逻辑分析仪,本章重点讨论的内容，将独立一节进行介绍。,4)特征分析仪,为了识别一个电路或系统是否有故障，可以把电路各节点的正常响应记录下来，在进 行故障诊断时，把实测的响应与正常电路的响应作比较。如果两者一致，则认为电路没有故障；如果各节点的响应中只要有一个节点不同，则可断定电路有故障。,基于特征分析方法的数字系统故障诊断的原理如图所示。,5)规约分析仪,规约分析仪是常用的数字通信测试仪器。规约（Protocol）是描述不同器件之间相互进行数据通信的规则和过程，规约分析仪可仔细地检查器件之间通信过程中所发生的一切事件，同时对其是否符合通信规约做出测试。规约分析仪不仅可用监测，而且还能发送信息。,规约分析仪的前面板和后台支持都是由一台专用计算机来完成的，它可对通信线路上的串行数据进行采集和处理，并可以格式化或模拟输出串行数据。,6)误码率测试仪,误码率测试仪更是常用的数字通信测试仪器。,误码率=误码的位数/传输的总位数,9.2 逻辑分析仪的组成原理,1973年研制出了一种专用于数字系统测试的仪器逻辑分析仪(Logic Analyzer）。,9.2.1 逻辑分析仪的特点和分类,1.特点,(1)输入通道多，可以同时检测16路、32路甚至上千路信号。,(2)数据捕获能力强。具有多种灵活的触发方式，可以确保观察 窗口在被测数据流中的准确定位。,(3)具有较大的存储深度，可以观察单次及非周期性数据信息，并可进行随机故障的诊断。,(4)具有多种显示方式。不仅可以同时显示多通道信号的伪方波，可用二进制、八进制、十六进制、十进制或ASCll码显示数据，而且还可用反汇编等进行程序源代码显示。,(5)具有可靠的毛刺检测能力。,2.分类,逻辑分析仪按照其工作特点，可以分为,逻辑状态分析仪用于系统的软件分析。它在被测系统的时钟（即外时钟）控制下进行数据采集，检测被测信号的状态，并用“0”和“l”、助记符或映射图等方式来显示。借助于反汇编等方法可以直接观察程序的源代码，因此它是进行系统软件测试的有力工具。,逻辑定时分析仪主要用于信号逻辑时间关系分析，一般用于硬件测试。它在自身时钟的作用下，定时采集被测信号状态，以伪方波等形式显示出来以进行观察分析。通过观察电路输入,输出的各个信号的逻辑变化及时序关系，即可进行硬件故障诊断。,目前的逻辑分析仪一般同时具有状态分析和定时分析能力。,HP1682A逻辑分析仪,9.2.2 逻辑分析仪的基本组成原理,逻辑分析仪=数据捕获+示波器,在电子测量仪器中，“触发”的概念来自模拟示波器。在模拟示波器中仅当触发信号到来后X通道才产生扫描信号，Y通道信号才能被显示，即从触发点打开了一个显示窗口。,9.2.3 逻辑分析仪的触发方式,当数字系统运行时，它的数据流是无穷无尽的。逻辑分析仪的存储器的容量总是有限的，我们所能观察到的数据只是存储器中存储下来的数据，即数据流中的一部分，如图9.9所示，它相当于在数据流上开启了一个观察窗口。该观察窗口的长度就是存储器的存储深度，要在数据流中找到对分析有意义的数据，就必须将观察窗口在数据流中适当定位，而定位是通过触发与跟踪来实现，因此触发方式的多寡及灵活程度就决定了逻辑分析仪的数据捕获能力。,触发在逻辑分析仪中的含义是，由一个事件来控制数据获取，即选择观察窗口的位置。这个事件可以是数据流中出现一个数据字、数据字序列或其组合、某一个通道信号出现的某种状态、毛刻等。,1.组合触发,逻辑分析仪具有多通道信号组合触发（即“字识别”触发）功能。采用何种触发跟踪方式来控制数据的采集过程，同样会影响到窗口的定位。通常把采集并显示数据的一次过程称为一次“跟踪”，或将“窗口中的全部数据”叫做一个“跟踪”。“触发”决定了“跟踪”在数据流中的位置。最基本的触发跟踪方式有触发起始跟踪和触发终止跟踪，其原理如图 9.9所示。,2.延迟触发,延迟触发是在数据流中搜索到触发字时，并不立即跟踪，而是延迟一定数量的数据后才开始或停止存储数据，它可以改变触发字与数据窗口的相对位置。设置不同的延迟数，就可以将窗口灵活定位在数据流中不同的位置。,3.序列触发,序列触发的触发条件是多个触发字的序列，它是当数据流中按顺序出现各个触发字时才触发，即顺序在前的触发字必须出现后，后面的触发字才有效。序列触发常用于复杂分支程序的跟踪。,4.手动触发,手动触发是一种人工强制触发。该方式下，只要设置分析开始，即进行触发并显示数据。它是一种无条件的触发，由于该方式下观察窗口在数据流中的位置是随机的，亦称随机触发。,5.限定触发,限定触发是对设置的触发字再加限定条件的触发方式。如果选定的触发字在数据流中出现较为频繁，为了有选择地捕获特定的数据流，可以给触发字附加一些约束条件。这样，即使数据流中频繁出现触发字，只要这些附加的条件未出现，也不能进行触发。,9.2.4 逻辑分析仪的数据捕获和存储,1.输入探头,若高于阈值则输出为逻辑“1”，反之则为逻辑“0”。为检测不同逻辑电平的数字系统（如TTL、CMOS、ECL等），门限电平可以调节，一般是-10+10V。,2.数据捕获,从数据探头得到的信号，经电平转换延迟变为TTL电平之后，在采样时钟的作用下，经采样电路存入高速存储器。,这种将被测信号进行采样并存入存储器的过程就称为数据的捕获。在逻辑分析仪中，数据捕获的方式通常有以下两种：,1)采样方式,该方式是在采样时钟到来时，对探头中比较器输出的逻辑电平进行判断：比较器的输出和采样输出是不一样的，比较器的输出决定于被测波形的电平值，而采样输出不仅受被测波形影响，而且还取决于采样脉冲到来的时刻。由数字逻辑电路知识可知，用D触发器则可完成这个采样过程。,2)锁定方式,锁定方式用来捕捉出现在两个采样脉冲之间的毛刺。毛刺（glitch）往往是逻辑电路误动作的主要原因。在锁定方式下，逻辑分析仪内的锁定电路能把一个很窄的毛刺展宽。一般可以捕捉到2ns、250mV的窄脉冲，并能用一个与采样时钟周期相同的宽度显示出毛刺，便于测试人员观察分析。,据锁存器在采样脉冲下不仅能锁存输入数据，对采样时钟之间的毛刺不予理睬。毛刺锁存器不仅能锁存输入数据，对输入数据中的毛刺也能锁存。,图9.16给出了毛刺锁定电路，图9.17画出了锁定方式的波形。当方式选择开关拨至低电平L时，与非门V1、V2被关闭，V3、V4按一般D触发器工作。由于毛刺发生在采样时钟之间，采样电路不能对毛刺采样，故输出电平不反映毛刺。因此，采样方式发现不了在采样时钟之间的毛刺。,当方式选择开关拨至高电平H时（为锁定方式），可以发现发生在时钟脉冲之间的毛刺。假如在毛刺到来前D触发器V3、V4输出为低电平，在采样时钟t0与t1之间发生正向毛刺时，V1输出为低电平，V2输出为高电平，使V3复位，它使数据先行位采样值变反（即由低电平变为高电平，与毛刺脉冲的极性保持一致）。此时，Q1=1、Q2=0，毛刺结束后V3、V4仍保持上述状态。,当时钟脉冲t1到来时，由于毛刺脉冲早已结束，故Q1=0、Q2=1；当t2到来时，毛刺脉冲引起的Q1变化传送到Q2，即Q2输出恢复到原来正常采样方式的状态。类似地，对于发生在t5、t6间的负向毛刺，在毛刺到来时强迫V3复位，使Q1=0，它同样起到了使先行位的采样值变反的作用。在t6时，这个电位向V4过渡，在t7时则Q1电平变化传到Q2。由此可见，锁定方式可以捕捉发生于时钟脉冲之间的毛刺。应该指出，无论毛刺宽度如何，在V4输出端“复现”的毛刺，其宽度和时钟脉冲周期相等。逻辑分析仪只有在定时分析时对检查毛刺才有意义。,3)同步采样和异步采样,同步采样-采用被测系统时钟脉冲作采样脉冲的采样方式；,异步采样-使用其内部产生的时钟对被测系统的输入数据进行 采样的方式。,由于逻辑分析仪内部时钟频率一般较被测系统高得多，这样使单位时间内得的信息量增多，提高了分辨力，从而显示的数据更精确。异步采样可以检测出波形中的“毛刺”干扰，并将它存储到存储器中记录下来。,3.数据存储,逻辑分析仪的存储器主要有移位寄存器和随机存储器（RAM）两种。移位寄存器每存入一个新数据，以前存储的数据就移位一次，待存满时最早存入的数据就被移出。随机存储器是按写地址计数器规定的地址向RAM中写入数据。每当写时钟到来时，计数值加1，并循环计数。因而在存储器存满以后，新的数据将覆盖旧的数据。可见这两种存储器都是以先入先出的方式存储的。,9.2.5 逻辑分析仪的显示,1.波形显示,它是定时分析最基本的显示方式，它将各通道采集的数据按通道以伪方波形式显示出来，显示出来的波形与示波器不同，它不代表信号的真实波形，只代表采样时刻信号的状态。图9.19是一个定时分析的波形显示图，定时分析一般是观察信号间的时序关系，故该显示窗口中一般有两个时标C1和C2，利用它可以测量两个信号跳变沿之间的时间关系。,2.数据列表显示,它常用于状态分析时的数据显示，它是将数据以列表方式显示出来，数据可以显示为二进制、八进制、十六进制、十进制以及 ASCll码等形式。图9.20将每个探头的数据按照采样顺序以十六进制方式显示出来，移动光标可以观察捕获的所有数据，方便地观测分析被测系统的数据流。,3.反汇编显示,只是观察数据列表中的数据流来分析系统工作很不方便，多数逻辑分析仪提供了另一种有效的显示方式，即反汇编方式。这样可以非常方便地观察指令流，分析程序运行情况。表9.1是将某微机系统总线数据采集后，按照其指令系统反汇编的结果。,表9.1 反汇编显示,4.图解显示,图解显示是将屏幕X、Y方向分别作为时间轴和数据轴进行显示的一种方式。它将要显示的数据通过D/A转换器变为模拟量，按照存储器中取出数据的先后顺序将转换所得的模拟量显示在屏幕上，形成一个图像点阵。,9.2.6 逻辑分析仪的主要技术指标及发展趋势,1.逻辑分析仪的主要技术指标,根据逻辑分析仪的功能特点，衡量逻辑分析仪性能的技术指标主要有以下一些：,(1)定时分析最大速率 逻辑分析仪工作在定时分析方式时的最 大数据采样速率，可以是实际的采样时钟最高频率，也可以是 等效采样速率。通常200MHz1GHz，,(2)状态分析最大速率 工作在状态分析方式时，外部时钟可以输 入的最大频率。通常50200MHz。,(3)通道数 逻辑分析仪信号输入通道数量，它包括数据通道和时 钟通道。通道越多，我们可以同时观测的信号就越多。,(4)存储深度 每个通道可以存储的数据位数，单位为比特（B）/通道，一般为几KB至几十KB。,(5)触发方式 逻辑分析仪的触发方式越多，其数据窗口定位就越 灵活。,(6)输入信号最小幅度 逻辑分析仪探头能检测到的输入信号最 小幅度。,(7)输入门限变化范围 探头门限的可变范围，一般为-10V 10V，其可变范围越大，则可测试的数字系统逻辑电子种类 越多。,(8)毛刺捕捉能力 逻辑分析仪所能检测到的最小毛刺脉冲的宽度。,除了以上的主要技术指标，还有存储方式、采样方式、显示方式、延迟数、建立保持时间等。,表9.2 逻辑分析仪的主要技术特性,2逻辑分析仪的发展趋势,定时分析与状态分析结合在一起，分析速率、通道数等技术 指标也不断提高。,分析速率更快。分析时间更长，因此要求存储深度更大，超 过2MB通道，甚至几十MB通道。,加强数据处理分析功能，不仅能进行反汇编源代码显示，有 的还可以进行高级语言的源程序显示；采用时间直方图监测 程序各模块的执行时间，分析程序效率；用地址直方图监测 程序模块活动情况，分析系统资源利用率。,与时域测试仪器示波器的结合，逻辑分析仪只能进行逻辑时 序分析，示波器能够观察波形，将两者集成在一起构成混合 信号分析仪，以实现更强的测试分析能力。,向逻辑分析系统方向发展，逻辑分析系统包含测量部分和控 制部分，其中测量部分包括：逻辑定时分析仪、逻辑状态分 析仪、数据发生器、模拟记录器（示波器），而控制部分包括 显示、接口、数据处理等，实际上控制部分是由微机系统完成。,结构一般采用嵌入式PC为硬件平台，软件以Windows为 平台，非常方便扩展和仪器的多样化，配以数字发生器模 块和数字存储示波器模块，即可构成集激励源与测量仪器 于一体的逻辑分析系统。,9.2.7 逻辑分析仪的应用,逻辑分析仪检测被测系统，是用逻辑分析仪的探头检测被测系统的数据流，通过对特定数据流的观察分析，进行软硬件的故障诊断。,1.逻辑分析仪在硬件测试及故障诊断中的应用,给一数字系统加入激励信号，用逻辑分析仪检测其输出或内部各部分电路的状态，即可测试其功能。通过分析各部分信号的状态，信号间的时序关系等就可以进行故障诊断。,例1)ROM最高工作频率的测试,先让数据发生器低速工作采集到的ROM作为标准数据，然后逐步提高数据发生器的计数时钟频率，将每次采集到的数据与标准数据相比较，直到出现不一致为止，此时时钟频率即为ROM的最高工作频率。,例1)ROM最高工作频率的测试,例2)译码器输出信号及毛刺的观察,逻辑分析仪工作在毛刺锁定方式下，在波形窗口中开启毛刺显示，即可观察到译码器输出端上的毛利，如图9.24所示。,毛刺的标记，表示此时该信号上出现了窄脉冲，可能会引起电路工作的不正常。,2.逻辑分析仪在软件测试中的应用,逻辑分析仪也可用于软件的跟踪调试，发现软硬件故障，而且通过对软件各模块的监测与效率分析还有助于软件的改进。在软件测试中必须正确地跟踪指令流，逻辑分析仪一般采用状态分析方式来跟踪软件运行。,例如，程序中包含了许多子程序及分支程序，可以将分支条件或子程序入口作为触发字，采用多级序列（可达十六级以上）触发的方式，跟踪不同条件下程序的运行情况。下图是一个具有两个分支的程序。,9.3 可测试性设计（简介）,概述,随着超大规模集成(VLSI)芯片的集成度越来越高，而供外部测试的引脚却相对很少，测试越来越困难，使芯片测试要付出比芯片的设计和生产更高的代价。为此，人们开始认识到，传统的系统设计人员主要考虑系统的逻辑功能，而测试人员再根据已设计好的系统来研究测试方法，这种状况会使测试的开销在系统设计中占有的比例急剧增长，因而测试问题不再是个附属的次要问题，根本的解决方法是在进行系统设计时就要同时考虑到测试的需求，以提高系统的可测试性，这就是可测性设计。,可测性设计要研究的主要问题是：什么样的结构容易作故障诊断；什么样的系统，测试时所用的测试矢量既数量少，产生起来又比较方便；测试点和激励点设置在什么地方，设置多少，才能使测试比较方便而开销又比较少等。,下面分别依次介绍的扫描设计技术、内建自测试技术及边缘扫描测试技术，这些技术均属于结构可测性设计方法。,9.3.2 扫描设计技术,时序电路中的存储元件是造成时序电路比组合电路测试困难的重要原因之一。扫描设计（Scan Design）技术是解决存储元件可测性的有效方法，它不仅使时序电路的测试得到简化，而且还可使电路能够自检，从而显著提高系统的可测性。,扫描设计技术的基本原理是把一个集成电路内所有状态存储器件串接起来组成一个移位寄存器，使得从外部能容易地控制并直接观察这些状态存储器件中的内容。,内建自测试技术,1.概述,内建自测试（Built-In Self Test，简称 BIST）的基本思想是将测试激励生成和测试响应分析集成入被测电路或系统中。在BIST中通常使用特征分析将大量的测试响应压缩成少许几位构成的特征。在测试结束后，通过比较被测电路的实际特征和预先计算或模拟获得的无故障电路特征，以决定被测电路是否存在故障。,特征分析方法对组合电路使用起来较方便，但它直接对具有反馈回路的时序电路使用上有所不便，为此在BIST中，经常同时采用另一种可测性设计方法扫描设计来解决时序元件的测试问题，这便是基于扫描的内建自测试方法。,大多数基于扫描的BIST方法可分为两类：每时钟一次测试和每扫描一次测试。,2.每扫描一次测试的BIST,在每扫描一次测试的BIST中，测试生成器提供的测试样式只有填满所有扫描寄存器才能向被测电路加载测试样式。依扫描链数目的不同，每扫描一次测试的BIST又可分为单扫描链BIST和多扫描链BIST。单扫描链BIST的原理图如下：,3.每时钟一次测试的BIST,每一个时钟周期完成一次测试矢量的施加和测试响应的捕获，通常采用伪随机序列发生器，如LFSR作为测试样式生成器，以及用一个MISR（多输入特征寄存器）作为测试响应的特征分析器。被测电路的所有输出点和观测点并行和 MISR相连，每个时钟周期皆有测试响应送入MISR分析。和每扫描一次测试的BIST相比，这种结构可显著缩短测试时间，BIST中除测试激励源和测试响应分析器外，一般还应包含一个BIST控制单元，以完成对测试过程的控制。,9.3.4 边界扫描测试技术,制造印制电路板（PCB）时，需保证所有的元件严格地安装到PCB板上的正确位置，且器件之间的相互连接符合设计要求。但随着芯片电路的小型化以及表面封装技术、多芯片组件（MCM）技术的广泛使用，已使传统的借助于针床夹具的在线测试越来越困难，对复杂的数字VLSI进行在线测试复杂、昂贵，已严重影响了PCB板的生产成本。为此，基于扫描设计的方案，从 1985年以来，Philips公司与随后加入的几家欧洲和北美的公司成立了联合测试行动小组（Joint Test Action Group，JTAG），开展了可测性设计工业标准的研究，并提出和完善了边界扫描测试的概念和结构框架，1990年初，IEEE正式承认了JTAG标准，并定为 IEEE1149.190，同年，边界扫描描述语言BSDL（Boundary Scan Description Language）被提出。,边界扫描测试技术不仅可以测试IC之间或PCB之间的连接是否正确，还可测试芯片 或PC B的逻辑功能，因此已成为数字系统可测性设计的主流。,1.原理,边界扫描测试的基本思想是在靠近器件的每一输入输出（I/O）引脚处增加一个移位 寄存器单元。在IEEE1149.1标准中，这些单元也称作边界扫描单元（BSC）。IC上的所有 BSC可构成移位寄存器，也称为边界扫描寄存器，作为边界扫描通路。按照IEEE1149.1标准，串行测试数据的输入端为TDI，输出端为TDO。图 9.32中 TDI和 TDO间的粗实线为串行的边界扫描通路。,2.边界扫描测试标准,根据IEEE1149.1标准，边界扫描设计的硬件应包括测试存取通道（TAP）、TAP控制器、指令寄存器（IR）、测试数据寄存器组（TDR）四个部分，如图9.33所示。其中测试数据寄存器组又包括边界扫描寄存器（BSR）、旁路寄存器（BR）和器件标志寄存器（IDR）。有时还包括一个或几个专用的寄存器。,在IEEE1149.1标准中，指令有两类。一类是每个边界扫描设计都通用的公用指令，另一类是专用指令，它是设计者或生产厂商为完成特定的测试功能而专门设计的。,公用指令又分为两种：一种是IEEE1149.1标准规定必须有的，它包括旁路（Bypass）、采样/预装载（Sample/Preload）和外测试（EXTEST）3条指令。另一种是非必须有的（但如果需要，必须符合IEEE1149.1的标准），它包括4条指令。,9.4 数据域测试的应用,9.4.2 嵌入式系统测试,嵌入式微处理器的可测性总体设计,嵌入式微处理器内部结构及可测性设计总体结构如图所示，它符合边界扫描测试标准IEEE1149.1，芯片的每一个IO口都附加有一个扫描单元，用来对芯片加载测试信号和收集响应，监测是否存在故障。,