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1,第3章 VHDL基本知识,硬件描述语言（Hardware Description Language，HDL）是一种用于数字系统设计的高级语言，具有很强的电路描述和建模能力，大大简化了硬件设计任务，提高设计的效率和可靠性。以HDL语言设计，以CPLD/FPGA为硬件实现载体，EDA软件为开发环境的现代数字系统设计方法已经被广泛采用。本章将介绍常用硬件描述语言VHDL的基本知识，包括EDA、VHDL简介，基于VHDL的数字系统设计流程；VHDL语言的基本结构，数据对象、数据类型、运算符和表达式；顺序语句，并行语句；VHDL库和程序包等。,2,3.1 硬件描述语言VHDL介绍,3.1.1 EDA技术及发展EDA是电子设计自动化（Electronic Design Automation）的缩写，是20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）等概念基础上发展而来的新兴电子设计技术。EDA技术以大规模可编程逻辑器件为设计的载体，依赖功能强大的计算机，在EDA开发软件平台上用软件的方法设计电子系统。采用硬件描述语言描述系统逻辑，生成系统设计文件，软件自动完成逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、布局布线、逻辑仿真测试，直至实现电子系统的功能。再针对指定的目标芯片适配编译、逻辑映射、编程下载等，最终完成对电子系统硬件功能的实现。伴随着大规模集成电路制造技术、可编程逻辑器件、计算机辅助工程，以及电子系统设计技术的发展，EDA技术的发展经过了三个主要阶段：,3,3.1 硬件描述语言VHDL介绍,计算机辅助设计阶段（CAD）20世纪70年代以后，利用计算机的图形编辑、分析和存储能力，辅助设计工程师进行IC版图设计、PCB布局布线等工作，取代了人工劳动。CAD设计技术初见雏形。计算机辅助工程阶段（CAE）20世纪80年代出现的EDA工具除了具备图形绘制功能以外，还增加了结构设计和电路设计功能，代替了部分设计师的工作。在逻辑设计、逻辑仿真分析、布尔方程综合优化、自动布局布线等方面承担了重要的工作。,4,3.1 硬件描述语言VHDL介绍,电子系统设计自动化阶段（EDA）进入20世纪90年代，出现了以高级语言描述、系统级仿真和综合技术为特征的新一代EDA工具。设计工程师采用结构化、自顶向下的设计方法，先对整个电子系统进行系统级设计和功能模块划分，采用硬件描述语言HDL对各个功能模块描述，再用EDA工具对设计进行行为描述和结构综合，系统仿真和测试验证，自动布局布线，最后编程下载到CPLD/FPGA中。采用这种设计方法后，大大提高了复杂电子系统设计能力，提高了设计效率，缩短了设计周期。,5,3.1 硬件描述语言VHDL介绍,3.1.2 VHDL语言简介硬件描述语言（HDL:Hardware Description Language）是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言，是EDA技术的重要组成部分。20世纪70年代末和80年代初，面对各个电子系统承包商技术线路不一致，使得产品不兼容，采用各自的设计语言，信息交换和维护困难，设计不能重复利用等情况，由美国国防部牵头，来自IBM、Texas Instruments和Intermetrics公司的专家组成VHDL（Very High Speed Integrated Circuit HDL）工作组，提出了新的硬件描述语言版本和开发环境。IEEE标准化组织进一步发展，经过反复的修改与扩充，在1987年宣布了VHDL语言标准版本，即IEEE STD 1076-1987标准。1993年，VHDL-87标准被重新修订，更新为IEEE STD 1076-1993标准。现在公布的最新版本是IEEE STD 1076-2002。,6,3.1 硬件描述语言VHDL介绍,1995年，我国国家技术监督局制定的CAD通用技术规范推荐VHDL作为我国电子设计自动化硬件描述语言国家标准。从此，VHDL语言在我国迅速普及，成为广大硬件工程师必须掌握的一项技术。VHDL语言能够成为标准化的硬件描述语言并获得广泛应用，是因为有其它硬件描述语言不具备的有点：较强的系统级和电路描述能力。与具体器件无关，可移植性强。基于库的设计方式，便于复用。语法规范、易于共享。,7,3.1 硬件描述语言VHDL介绍,3.1.3 VHDL语言设计开发流程以CPLD/FPGA为硬件载体，采用VHDL语言的EDA软件进行数字系统设计的的完整流程包括设计方案制定、设计输入、逻辑综合、布局布线、仿真测试、编程下载等。其他硬件描述语言的设计过程也是类似。设计流程图如图3-1所示。,图3-1 设计流程图,8,3.1 硬件描述语言VHDL介绍,1.设计方案制定采用自顶向下、模块化设计的设计方式，确定整个系统的设计方案，划分系统的各个逻辑模块，确定各个模块的功能，以及采用的设计方式。2.设计输入利用EDA软件中的文本编辑器将系统功能或结构用VHDL语言描述出来，保存问VHDL文件格式，为后面的综合优化做准备。,9,3.1 硬件描述语言VHDL介绍,现代大多数EDA软件除了可以使用HDL语言设计输入以外，通常还支持类似传统电子系统设计的原理图输入方式。原理图输入方式中使用的逻辑模块或符号，可以使用EDA软件库中预制的功能模块，也可以使用VHDL语言设计的模块或原件。实际上，图形输入方式除了原理图输入外还有状态图输入和波形输入等常用方式。采用模块化设计方式，完成各个功能模块设计后，将各个模块组合在一起，即完成对整个系统的设计。,10,3.1 硬件描述语言VHDL介绍,3.逻辑综合所谓综合就是将较高层次的抽象描述转化为低层次描述的过程，是将软件设计转化为硬件电路的关键步骤。在完成设计输入后，根据硬件结构和约束条件进行编译、优化、综合，最终得到门级甚至更低层次的电路描述网表文件。网表文件就将软件描述和给定的硬件结构形成对应逻辑连接关系。,11,3.1 硬件描述语言VHDL介绍,4.布局布线（适配）布局是指将网表文件中的逻辑连接关系合理地配置到目标器件内部的硬件结构上，通常需要在速度优先还是面积最优间选择。布线就是根据布局的拓扑结构，利用目标器件内部资源，合理地连接各个单元。适配后产生的仿真文件可用于精确的时序仿真，同时生成用于编程下载的文件。,12,3.1 硬件描述语言VHDL介绍,5.仿真测试仿真是EDA设计过程中的重要步骤，通常EDA软件中会提供仿真工具，也可以使用第三方的专业仿真工具。根据不同的实施阶段，分为功能仿真和时序仿真：功能仿真：在采用不同方式完成设计输入后，即可进行逻辑功能的仿真测试，以了解功能是否满足设计要求。这个阶段的仿真测试不涉及具体的硬件结构、特性。时序仿真：又称后仿真，是最接近硬件真实运行的仿真。利用布局布线后生成的包含硬件特性参数的仿真文件，对系统和各个模块进行时序仿真，分析其时序关系和延迟信息。,13,3.1 硬件描述语言VHDL介绍,6.编程下载将适配后生成的下载或配置文件，通过编程器或下载线缆下载到目标器件中。一般将对CPLD的下载称为编程，对FPGA的下载称为配置。最后将整个系统进行统一的测试，验证设计在目标系统上的实际工作情况。,14,3.2 VHDL程序的基本结构,VHDL程序是由库(1ibrary)、程序包(package)、实体(entity declaration)、结构体(architecture body)、配置(configuration)五部分组成。设计实体结构结构图如图3-2所示，其中设计实体必须有实体和结构体，其它部分根据设计需要来添加。,图3-2 设计实体结构图,15,3.2 VHDL程序的基本结构,实体是VHDL程序的基本单元，类似原理图设计中的而一个元件符号。其中实体说明部分规定了其与外界通信的引脚或接口信号。在实体内部有一个或多个结构体，用来描述设计的逻辑结构或功能。,16,3.2 VHDL程序的基本结构,【例3-1】VHDL程序基本结构,LIBRARY IEEE；库说明部分USE IEEE.STD_LOGIC_1164.ALL；程序包说明部分ENTITY nand2 IS 实体说明部分PORT(a，b：IN STD_LOGIC；y：OUT STD_LOGIC)；END nand2；,17,3.2 VHDL程序的基本结构,ARCHITECTURE arch_name OF nand2 IS 结构体描述部分BEGINPROCESS(a,b)VARIABLE comb:STD_LOGIC_VECTOR(1 DOWNTO 0)；BEGIN Comb:=a&b；CASE comb IS WHEN 00=y y y y y=0；END CASE；END PROCESS；END arch_name；,18,3.2 VHDL程序的基本结构,3.2.1 实体说明实体说明部分的一般结构：ENTITY 实体名 ISGENERIC(类属表)；PORT（端口表）；END ENTITY 实体名；,19,3.2 VHDL程序的基本结构,1.实体名实体说明部分以“ENTITY 实体名 IS”开始，以“END ENTITY 实体名”结束。其中实体名由设计者自定义，一般根据所设计实体的功能来取名，“ENTITY”是VHDL语法规定中的保留关键字。大多数EDA软件中的编译器和适配器是不区分VHDL语言大小写的，但为了保持良好的设计风格和便于阅读，通常将VHDL语言的标识符和保留关键字以大写表示，设计者自定义符号小写表示，如实体名、结构体名、变量名等。,20,3.2 VHDL程序的基本结构,2.类属说明类属参数用来在不同层次的设计模块间传递信息和参数，比如数组长度、位矢量长度、端口宽度、器件延时时间等。这些参数都要求是整数类型。类属说明的一般格式如下：GENERIC(参数1：参数类型:=静态表达式；参数2：参数类型:=静态表达式；参数n：参数类型:=静态表达式)；,21,3.2 VHDL程序的基本结构,3.端口说明端口说明是对设计实体和外部接口的描述，是设计实体和外部通信的通道，对应电路图上的引脚。一个端口就是一个数据对象，包括端口名、数据类型、通信模式。端口说明的一般格式如下：PORT（端口名1：通信模式 数据类型；端口名2：通信模式 数据类型；端口名n：通信模式 数据类型；）；,22,3.2 VHDL程序的基本结构,通信模式说明数据、信号通过端口的流动方向，主要有4种：IN：定义端口为单向只读模式。数据或信号从外部流向实体内部，或者从该端口读取外部数据。OUT：定义端口为单向输出模式。数据或信号只能从该端口流出，或者向该端口赋值。,23,3.2 VHDL程序的基本结构,BUFFER：定义端口为缓冲模式。该模式和输出模式类似，区别在于缓冲模式允许实体内部应用该端口信号即允许内部反馈，输出模式则不能用于内部反馈。缓冲模式的端口只能连接设计实体内部信号源，或者是其它实体的缓冲模式端口。INOUT：定义端口为输入输出双向模式。在某些设计实体中，例如双向总线、RAM数据口、单片机的I/O口等，数据是双向的，既可以流入实体内部，也可以从实体流出，这是需设计为双向模式。实体内部的信号和外部输入实体的信号都可以经过双向模式端口，也允许引入内部反馈，所以双向模式是一个完备的端口模式。,24,3.2 VHDL程序的基本结构,3.2.2 结构体描述结构体具体描述了设计实体行为，定义了实体的逻辑功能或内部电路结构关系，规定了该实体的数据流程，建立了实体输出与输入之间的关系。结构体的一般格式如下：ARCHITECTURE 结构体名 OF 实体名 IS 定义语句内部信号，常数，数据类型，函数定义；说明语句 BEGIN 进程语句；功能描述语句并行处理语句；END ARCHITECTURE 结构体名；,25,3.2 VHDL程序的基本结构,“说明语句”用来说明和定义结构体内部使用的信号、常数、数据类型、函数、过程、元件调用声明等，这是结构体中必需的。“功能描述语句”描述结构体的行为、功能、电路连接关系等，可以是并行语句、顺序语句或者它们的混合。其中并行语句是结构体描述的主要语句，并行语句间是并行的，没有顺序关系。进程语句是典型的并行语句，进程间是并行的，但进程内部的语句是有顺序的。,26,3.2 VHDL程序的基本结构,结构体功能可以用三种方式进行描述，即行为描述法、数据流描述法、结构描述法：1.行为描述法行为描述表示输入与输出间转换的关系，是对设计实体按算法的路径来描述。采用进程语句，顺序描述设计实体的行为。这种描述方式通常是对整体设计功能的定义，不是对单一器件进行描述，是一种高层次的描述方法。,27,3.2 VHDL程序的基本结构,图3-3 半加器及其逻辑电路,28,3.2 VHDL程序的基本结构,ARCHITECTURE alg_ha OF half_adder ISBEGINPROCESS(a，b)BEGIN IF a=0 AND b=0 THEN c=0；s=0；ELSIF a=1 AND b=1 THEN c=1；s=0；ELSE c=0；s=1；END IF；END PROCESSEND alg_ha；,29,3.2 VHDL程序的基本结构,2.数据流描述法数据流描述法描述了数据流程的运动路径、运动方向和运动结果，采用进程语句顺序描述数据流在控制流作用下被加工、处理、存储的全过程。由半加器的真值表可推导信号间逻辑关系，用逻辑表达式描述如下：s=a b c=a b基于上述逻辑表达式的数据流描述为：,30,3.2 VHDL程序的基本结构,ARCHITECTURE dataflow_ha OF half_adder ISBEGINs=a XOR b；c=n LDd a AND b；END dataflow_ha；可见，结构体内的两条信号赋值语句之间是并行关系，每一赋值语句均相当于一个省略了“说明”的进程，描述了信号从输入到输出的路径。而行为描述中进程内的信号赋值语句是顺序语句。,31,3.2 VHDL程序的基本结构,3.结构化描述法结构化描述给出了实体内部结构组织，所包含的模块或元件及其互连关系。结构化描述通常用于层次化结构设计。对于一个复杂的电子系统，将其分解成许多子系统，子系统再分解成各个功能模块。多层次设计的每个层次都可以作为一个元件，再构成一个模块或构成一个系统，每个元件分别仿真，然后再整体调试。图3-3(a)所示的半加器可以用图3-3(b)所示的逻辑电路加以实现。对该电路结构采用结构化描述法的程序如下：,32,3.2 VHDL程序的基本结构,ARCHITECTURE struct_ha OF half_adder ISCOMPONENT and_gate PORT(a1，a2：IN BIT；a3：OUT BIT)；END COMPONENT；COMPONENT xor_gate PORT(x1，x2：IN BIT；x3：OUT BIT)；END COMPONENT；BEGINgl：and_gate PORT MAP(a，b，c)；g2：xor_gate PORT MAP(a，b，s)；END struct_ha；,33,3.3 数据对象、数据类型、运算符和表达式,在VHDL语言中可以赋值的客体叫做数据对象。每一种数据对象代表的物理含义和使用规则，允许赋值的数据类型，可以参与的运算等都有严格的规定。3.3.1 数据对象VHDL语言的基本数据对象有3种：常量、变量和信号。变量、常量和其它高级语言中相应类型类似，信号则是硬件描述语言中特有的，它带有硬件特征。从硬件电路的角度来看，信号和变量相当于电路之间的连线或连线上的信号值，常量则相当于电源（VCC）、地（GND）等。,34,3.3 数据对象、数据类型、运算符和表达式,1.常量(Constant)常量是设计者在实体中给某一常量名定义数据类型和赋值，在程序中试图多次给常量赋值是错误的。常量定义的一般格式如下：CONSTANT 常量名：数据类型：=表达式；其中表达式的数据类型必须和定义的常量数据类型一致。常量定义一般包含在实体、结构体、程序包、进程、函数、过程等设计单元中。例如：,CONSTANT VCC：REAL:=3.3；,35,3.3 数据对象、数据类型、运算符和表达式,该例子中，常量VCC被赋值为实型类型数据，在程序中该常量的值将不能再改变，并保持到程序结束。,CONSTANT ABUS：BIT_VECTOR:=11000101；,常量ABUS的数据类型是BIT_VECTOR，被赋初值为11000101，在程序中被做为某一器件的固定地址。,36,3.3 数据对象、数据类型、运算符和表达式,2.变量(Variable)变量是个局部量，做为一个临时的数据存储单元，只能在进程、函数、过程等结构中使用，不能将信息带出它定义所在的当前结构。变量赋值是立即生效的，不存在延时。变量定义的一般格式如下：VARIABLE 变量名：数据类型:=表达式；其中表达式的数据类型必须和定义的变量数据类型一致。例如：,VARIABLE a：STD_LOGIC:=1；定义标准逻辑位类型变量a，初始值为 1 VARIABLE count：INTEGER RANGE 0 TO 255；定义整数类型变量count，取值范围为0到255,37,3.3 数据对象、数据类型、运算符和表达式,在变量定义语句中可以给出和变量相同数据类型的初始值，但这不是必须的。由于硬件电路上电后的随机性，很多综合器并不支持初始值设定，这样可以在程序中通过赋值语句来赋予变量一个值。变量赋值的方式如下：变量名:=表达式；变量在赋值时不能产生附加延时。例如，tmp1、tmp2是变量，那么下式产生延时的方式是不合法的：,Tmp1:=tmp2 AFTER 10 ns；,38,3.3 数据对象、数据类型、运算符和表达式,3.信号(Signal)信号硬件系统描述中的基本数据类型，类似电路内部的连接线，实现实体和实体间、元件和元件间的连接。信号具有全局性特征，不但可以在一个设计实体内部各个单元间传递数据，还可以做为实体中并行语句模块间的信息通道，不需注明信息的流动方向。信号通常在实体、结构体、包集合中定义说明。注意不允许在进程和过程的顺序语句中定义信号。信号定义的格式如下：SIGNAL 信号名：数据类型:=表达式；例如：,SIGNAL bus_enable：BIT:=1；定义BIT类型信号，初始值为 1 SIGNAL data_bus：STD_LOGIC_VECTOR 7 DOWNTO 0；定义8位宽度的数据总线,39,3.3 数据对象、数据类型、运算符和表达式,在给出信号的完整定义后，就可对信号赋值。信号赋值语句如下：信号名=表达式 AFTER 时间量；AFTER 时间量，表示数据信号的传入需延时给定的时间量，这与实际器件的硬件特征是吻合的。,40,3.3 数据对象、数据类型、运算符和表达式,3.3.2 数据类型VHDL语言对参与运算的各个量的数据类型有严格要求，相同类型的量之间才能互相传递。VHDL语言要求设计实体中的常量、变量、信号都要指定数据类型，而且数据类型相同，而位长不同时也不能直接代入。这样就使得VHDL编译或综合工具能很容易地找出设计中的错误。,41,3.3 数据对象、数据类型、运算符和表达式,1.标准定义数据类型VHDL语言的标准数据类型共有10种，如表3-1所示。,42,3.3 数据对象、数据类型、运算符和表达式,整数（INTEGER）在VHDL语言中，整数与数学中的整数的定义相同。整数的表示范围为2 147 483 6472 147 483 647（(2311)(2311），即32位有符号二进制整数。整数的例子如：+12456，+13，457，尽管整数值是用一系列二进制位值来表示的，但是整数不能看作是位矢量，也不能按位来进行操作，对整数不能用逻辑操作符。当需要进行位操作时，可以用转换函数，将整数转换成位矢量。在电子系统的开发过程中，整数也可以作为对信号总线状态的一种抽象手段，用来准确地表示总线的某一种状态。在使用整数时，VHDL综合器要求用RANGER对定义的数限定范围，根据限定的范围决定此变量或信号的二进制位数。例如：,VARIABLE a：INTEGER RANGER 128 TO 128；,43,3.3 数据对象、数据类型、运算符和表达式,实数（REAL）VHDL语言的实数类似于数学上的实数，实数值的范围为1.0E+38+1.0E+38。实数有正负数，书写时一定要有小数点。例如：1.0，+2.5，1.0E38，有些数可以用整数表示也可以用实数表示。例如，数字1的整数表示为1，而用实数表示则为1.0。两个数的值是一样的，但数据类型却不一样。大多数EDA工具只能在仿真器中使用实数类型数据，综合器则不支持实数，这是因为VHDL语言适用于硬件系统设计与开发的语言，实数类型的实现太复杂，电路规模上难以承受。,44,3.3 数据对象、数据类型、运算符和表达式,实数常量的书写方式举例如下：2#11001011#二进制浮点数1.0 十进制浮点数 0.0 十进制浮点数 65971.333333 十进制浮点数 65_971.333_3333 与上一行等价 8#43.6#e+4 八进制浮点数 43.6E 4 十进制浮点数,45,3.3 数据对象、数据类型、运算符和表达式,位（BIT）在数字系统中，信号值通常用一个位来表示。位值的表示方法是用字符0或者1(将值放在单引号中)来表示。位与整数中的1和0不同，1和0仅仅表示一个位的两种取值。在程序包STANDARD中的定义源代码是：,TYPE BIT IS(0,1)；,46,3.3 数据对象、数据类型、运算符和表达式,位矢量（BIT_VECTOR）位矢量基于BIT数据类型的数字，在程序包STANDARD中的定义源代码是：TYPE BIT_VECTOR IS ARRAY(Natural Ranger)OF BIT；使用位矢量时必须指明数据宽度，即数组元素个数和排列顺序，赋值是双引号括起来的一组位数据。例如：,VARIABLE a：BIT_VECTOR(7 DOWNTO 0):=00110011,47,3.3 数据对象、数据类型、运算符和表达式,布尔量（BOOLEAN）布尔量是二值枚举量，具有两种状态：“真”或者“假”。布尔量位不同，没有数值的含义，也不能进行算术运算，只能进行关系运算。例如在IF语句中被测试，测试结果产生一个布尔量值，TRUE或者FALSE。如果某个信号或者变量被定义为布尔量，那么在仿真中将自动地对其赋值进行核查。一般这布尔量数据的初始值为FALSE。在程序包STANDARD中的定义源代码是：,TYPE BOOLEAN IS(FALSE,TRUE)；,48,3.3 数据对象、数据类型、运算符和表达式,字符（CHARACTER）字符类型数据通常用单引号括起来，如A。VHDL语言对大小写不敏感，但是对字符类型数据中的大、小写是不同的，例如，A不同于a。字符类型数据可以是az和AZ中的任一个字母，09中的任一个数以及一些特殊字符，如$，等等。在程序包STANDARD中给出了预定义的128个ASCII码字符类型。注意：字符1与整数1和实数1.0都是不相同的。当需要明确指出1是字符类型数据时，则可写为 CHARACTER(1)。,49,3.3 数据对象、数据类型、运算符和表达式,字符串（STRING）字符串是用双引号括起来的一个字符序列，也称字符矢量或字符串数组，。例如：integer range，字符串一般用于提示和说明。例如：,VARIABLE string_var：STRING（1 to 7）；string_var:=a b c d,50,3.3 数据对象、数据类型、运算符和表达式,错误等级（SEVERITY LEVEL）错误等级类型数据通常用来表征电子系统的状态，分为NOTE(注意)、WARNING(警告)、ERROR(出错)、FAILURE(失败)4个等级。在系统仿真过程中用这4种状态来表示系统当前的工作情况，使开发者随时了解当前系统工作的情况，以采取相应的对策。自然数（NATURAL）和正整数（POSITIVE）这两类数据都是整数的子类，自然数类类数据取值0和0以上的正整数，正整数类型数据为大于0的整数。,51,3.3 数据对象、数据类型、运算符和表达式,时间（TIME）时间类型也称为物理类型（PHYSICAL TYPE）。时间类型数据的范围是整数定义的范围，完整的时间量数据包含整数和单位两部分，整数和单位之间至少留一个空格，例如：16 ns，25 ms，3 sec，162 min 在程序包STANDARD中给出了时间的类型定义：,TYPE TIME IS RANGER-2147483647 TO 2147483647unitsfs；飞秒，VHDL语言中的最小时间单位ps=1000 fs；皮秒ns=1000 ps；纳秒us=1000 ns；微妙ms=1000 us；毫秒sec=1000 ms；秒min=60 sec；分hr=60 min；时END units；,52,3.3 数据对象、数据类型、运算符和表达式,事件类型一般用于仿真，VHDL综合器不支持时间类型。在系统仿真时，用时间类型数据可以表示信号的延时，从而使模型系统能更接近实际的硬件特性。2.IEEE标准数据类型在IEEE库的程序包 STD_LOGIC_1164中定义了两个非常重要的数据类型：标准逻辑位STD_LOGIC和标准逻辑矢量 STD_LOGIC_VECTOR。在程序中使用这两类数据类型时，必须在程序的开始部分加入下面的语句：,LIBRARY IEEE；USE IEEE.STD_LOIGC_1164.ALL；,53,3.3 数据对象、数据类型、运算符和表达式,标准逻辑位STD_LOGICIEEE的STD_LOGIC标准逻辑位数据类型是设计中常用的数据类型，在STD_LOGIC_1164程序包中定义了该数据类型的9种取值。而传统的BIT类型只有0和1两种取值，因此较少使用。在IEEE库程序包STD_LOGIC_1164中STD_LOGIC数据类型的定义如下所示：,TYPE STD_LOGIC IS（U-未初始化的 X-强未知的 0-强0 1-强1 Z-高阻态 W-弱未知的 L-弱0 H-弱1-忽略)；,54,3.3 数据对象、数据类型、运算符和表达式,标准逻辑矢量 STD_LOGIC_VECTOR在IEEE库程序包STD_LOGIC_1164中STD_LOGIC_VECTOR类型的定义如下所,TYPE STD_LOGIC_VECTOR IS ARRAY(NATURAL RANGE)OF STD_LOGIC；,可见，STD_LOGIC_VECTOR类型是在STD_LOGIC_1164程序包中定义的标准一维数组，数组中的每一个元素的数据类型都是标准逻辑位STD_LOGIC类型。向标准逻辑矢量 STD_LOGIC_VECTOR类型的数据对象赋值的方式与普通的一维数组 ARRAY数据对象赋值的方式是一样的，同位宽、同数据类型的矢量间才能进行赋值。,55,3.3 数据对象、数据类型、运算符和表达式,3.用户定义数据类型 VHDL语言也允许用户根据自己设计的需要自己定义数据类型，用户定义数据类型的一般格式为：TYPE 数据类型名，数据类型名 数据类型定义；用户定义数据类型可以有多种类型，如枚举(Enumerated)类型、整数(Integer)类型、实数(Real)类型、浮点数(Floating)类型、数组(Array)类型、记录(Recode)类型、存取(Access)类型、文件(File)类型等，下面介绍几种常用的用户定义数据类型。,56,3.3 数据对象、数据类型、运算符和表达式,枚举(Enumerated)类型枚举类型就是将类型中的所有元素都列出来。枚举类型定义的格式为：TYPE 数据类型名 Is(元素，元素，)；,TYPE my_state IS(state1 state2 state3 state4 state5)；,57,3.3 数据对象、数据类型、运算符和表达式,但是，在逻辑电路中所有的数据都只能用0和1来表示，所以在综合过程中用符号名表示的元素都将被转化为二进制编码。枚举类型元素的编码是自动的，编码顺序是默认的，一般第一个枚举元素编码为0，以后的依次加1。综合器在编码过程中自动将每一枚举元素转变成位矢量，位矢的长度将取所需表达的所有枚举元素的最小值。在前面地举例中，用于表达五个状态的位矢长度应该为3，编码默认值为如下方式：state1=000；state2=001；state3=010；state4=011；state5=100；,58,3.3 数据对象、数据类型、运算符和表达式,整数(Integer)类型、实数(Real)类型在前面的基本类型中可以看到，整数和实数类型在标准程序包中已经定义过。但在实际应用中，这两种数据类型的取值范围太大，综合其无法进行综合。因此，用户经常根据实际的需要重新定义，限定其取值范围。例如：,TYPE my_num IS RANGE 100 TO 100；,可见，整数或实数用户定义数据类型的格式如下：TYPE 数据类型名 IS 数据类型定义约束范围；,59,3.3 数据对象、数据类型、运算符和表达式,数组(Array)类型数组类型就是将相同类型的数据集合在一起所形成的新的数据类型。数组可以是一维的，也可以是二维或多维。数组类型定义的格式如下：TYPE 数据类型名 IS 范围 OF 原数据类型名；“范围”这一项默认是整数，例如：,TYPE word IS ARRAY(INTEGER 1 TO 8)OF STD_LOGIC；TYPE d_bus IS ARRAY(0 TO 9)OF STD_LOGIC；TYPE instruction IS(ADD，SUB，INC，SRL，SRF，LDA，LDB，XFR)；SUBTYPE digit IS INTEGER 0 TO 9；TYPE insflag IS ARRAY(instruction ADD TO SRF)OF digit；,60,3.3 数据对象、数据类型、运算符和表达式,多维数组需要用两个以上的范围来描述，而且多维数组不能生成逻辑电路，因此只能用于生成仿真图形及硬件的抽象模型。例如：,TYPE memarray IS ARRAY(0 TO 5,7 DOWNTO 0)OF STD_LOGIC；CONSTANT romdata：memarray:=(0，0，0，0，0，0，0，0)，(0，1，1，0，0，0，0，1)，(0，0，0，0，0，0，0，0)，(1，0，1，0，1，0，1，0)，(1，1，0，1，1，1，1，0)，(1，1，1，1，1，1，1，1)；SIGNAL data_bit：STD_LOGIC；data_bit=romdata(3，7)；,61,3.3 数据对象、数据类型、运算符和表达式,在代入初值时，各范围最左边所说明的值为数组的初始位脚标。在上例中(0,7)是起始位，接下去右侧范围向右移一位变为(0,6)，以后顺序为(0,5)，(0,4)直至(0,0)。然后，左侧范围向右移一位变为(1,7)，此后按此规律移动得到最后一位(5,0)。,62,3.3 数据对象、数据类型、运算符和表达式,记录(Recode)类型由不同类型的数据组织在一起形成的数据类型叫记录类型。记录类型定义的格式如下：TYPE 数据类型名 IS RECODE 元素名：数据类型名；元素名：数据类型名；END RECORD；从记录类型中提取元素的数据类型时应使用“”。举例如下：,63,3.3 数据对象、数据类型、运算符和表达式,TYPE bank IS RECORDaddr0：STD_LOGIC_VECTOR(7 DOWNTO O)；addrl：STD_LOGIC_VECTOR(7 DOWNTO O)；r0：INTEGER；inat：instruction；END RECORD；SIGNAL addbusl，addbus2：STD_LOGIC VECTOR(31 DOWNTO 0)；SIGNAL result：1NTEGER；SIGNAL alu_code：instruction；SIGNAL r_bank：bank:=(00000000，00000000，0，add)；addbusl=r_bank.addrl；r_bank.inst=alu_code；,64,3.3 数据对象、数据类型、运算符和表达式,用户定义的子类型用户定义的子类型是用户对已定义的数据类型，做一些范围限制而形成的一种新的数据类型。子类型的名称通常采用用户较易理解的名字。子类型定义的格式为：SUBTYPE 子类型名 数据类型名 范围；例如，在“STD_LOGIC_VECTOR”基础上所形成的子类：,SUBTYPE a_bus IS STD_LOGIC_VECTOR(7 DOWNTO 0)；SUBTYPE digit IS INTEGER RANGE 0 TO 9；,65,3.3 数据对象、数据类型、运算符和表达式,子类型可以对原数据类型指定范围而形成，也可以完全和原数据类型范围一致。例如：,SUBTYPE abus IS STD_LOGIC_VECTOR(7 DOWNTO 0)；SIGNAL aio：STD_LOGIC_VECTOR(7 DOWNTO 0)；SIGNAL bio：STD_LOGIC_VECTOR(15 DOWNTO O)；SIGNAL cio：abvs；aio=cio；正确操作bio=cio；错误操作,新构造的数据类型及子类型通常在包集合中定义，再由USE语句装载到描述语句中。,66,3.3 数据对象、数据类型、运算符和表达式,3.3.3 VHDL运算符与表达式1.常用运算符VHDL语言有4种运算符，分别是逻辑运算符、算术运算符、关系运算符和并置运算符。对于VHDL中的操作符与操作数间的运算有两点需要特别注意：严格遵循在基本操作符间操作数是同数据类型的规则；严格遵循操作数的数据类型必须与操作符所要求的数据类型完全一致,67,3.3 数据对象、数据类型、运算符和表达式,逻辑运算符VHDL中共有7种逻辑运算，它们分别是：NOT 逻辑非；AND 逻辑与；NAND 逻辑与非；OR 逻辑或；NOR 或非；XOR 异或；XNOR 异或非。逻辑运算符适用的数据类型是BIT、STD_LOGIC、BOOLEAN、BIT_VECTOR以及STD_LOGIC_VECTOR。如果运算符两边的值的类型是数组，则数组的尺寸，即位宽要相等。,68,3.3 数据对象、数据类型、运算符和表达式,在7种逻辑运算符中，运算符NOT的优先级最高，而其他6种运算符则具有相同的优先级。在高级编程语言中的逻辑运算符有自左向右或是自右向左的优先级顺序，但是VHDL语言的逻辑运算符则没有左右优先级差别，设计人员经常采用加括号的方法来解决逻辑表达式中没有左右优先级差别的问题。例如：,q=a AND b OR NOT c AND d；,69,3.3 数据对象、数据类型、运算符和表达式,在编译时将会给出语法出错的信息。对于这种情况，这里可以采用加括号的方法来解决，可以将其修改为：,q=(a AND b)OR(NOT c AND d)；,通常情况下，对于逻辑表达式中只有AND或OR或XOR的情况下可以不加括号，因为对于这三种逻辑运算来说，改变运算顺序并不会改变结果的逻辑。例如：,q=a AND b AND c AND d；q=a OR b OR c OR d；q=a XOR b XOR c XOR d；,70,3.3 数据对象、数据类型、运算符和表达式,算术运算符在VHDL语言中，算术运算符主要包括16种，其中只有+(加)、一(减)和*(乘)能够被EDA开发工具综合为对应的逻辑电路，其余算术运算综合成逻辑电路将会很困难，甚至是完全不可能的。VHDL中的16种算术运算符如下所示：+加；减；*乘；除；MOD 取模；REM 取余；*乘方；ABS 取绝对值；+正号；负号；SLL 逻辑