《内存工作原理》PPT课件.ppt

FAE新人培训教材内存工作原理篇,材料准备:冼伟莹主讲:冼伟莹日期:2008-,SDR的工作过程,SDRAM芯片初始化、行有效、列读写时序,芯片初始化,在SDRAM芯片内部还有一个逻辑控制单元，并且有一个模式寄存器为其提供控制参数。因此，每次开机时SDRAM都要先对这个控制逻辑核心进行初始化。关键的阶段就在于模式寄存器（MR，Mode Register）的设置，简称MRS（MR Set），这一工作由北桥芯片在BIOS的控制下进行，寄存器的信息由地址线来提供。SDRAM模式寄存器所控制的操作参数：地址线提供不同的0/1信号来获得不同的参数。在设置到MR之后，就开始了进入正常的工作状态,内存初始化时序图,操作参数,行有效,初始化完成后，要想对一个L-Bank(Logical Bank)中的阵列进行寻址，首先就要确定行（Row），使之处于活动状态（Active），然后再确定列。虽然之前要进行片选和L-Bank的定址，但它们与行有效可以同时进行。从下图中可以看出，在CS#、L-Bank定址的同时，RAS（Row Address Strobe，行地址选通脉冲）也处于有效状态。此时An地址线则发送具体的行地址。如图中是A0-A11，共有12个地址线，由于是二进制表示法，所以共有4096个行（212=4096），A0-A11的不同数值就确定了具体的行地址。由于行有效的同时也是相应L-Bank有效，所以行有效也可称为L-Bank有效。,列读写,行地址确定之后，就要对列地址进行寻址了。但是，地址线仍然是行地址所用的A0-A11（本例）。没错，在SDRAM中，行地址与列地址线是共用的。不过，读/写的命令是怎么发出的呢？其实没有一个信号是发送读或写的明确命令的，而是通过芯片的可写状态的控制来达到读/写的目的。显然WE#信号就是一个关键。WE#无效时，当然就是读取命令。列寻址信号与读写命令是同时发出的。虽然地址线与行寻址共用，但CAS（Column Address Strobe，列地址选通脉冲）信号则可以区分开行与列寻址的不同，配合A0-A9，A11（本例）来确定具体的列地址。,此表中，除了自刷新命令外，所有命令都是默认CKE有效,然而，在发送列读写命令时必须要与行有效命令有一个间隔，这个间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟），大家也可以理解为行选通周期，这应该是根据芯片存储阵列电子元件响应时间（从一种状态到另一种状态变化的过程）所制定的延迟。tRCD是SDRAM的一个重要时序参数，可以通过主板BIOS经过北桥芯片进行调整，但不能超过厂商的预定范围。广义的tRCD以时钟周期（tCK，Clock Time）数为单位，比如tRCD=2，就代表延迟周期为两个时钟周期,数据输出（读）,在选定列地址后，就已经确定了具体的存储单元，剩下的事情就是数据通过数据I/O通道（DQ）输出到内存总线上了。但是在CAS发出之后，仍要经过一定的时间才能有数据输出，从CAS与读取命令发出到第一笔数据输出的这段时间，被定义为CL（CAS Latency，CAS潜伏期）。由于CL只在读取时出现，所以CL又被称为读取潜伏期（RL，Read Latency）。CL的单位与tRCD一样，为时钟周期数，具体耗时由时钟频率决定。,数据输出（写）,数据写入的操作也是在tRCD之后进行，但此时没有了CL（记住，CL只出现在读取操作中），行寻址与列寻址的时序图和上文一样，只是在列寻址时，WE#为有效状态。,突发长度,突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元（列）的数量就是突发长度（Burst Lengths，简称BL）。在目前，由于内存控制器一次读/写P-Bank位宽的数据，也就是8个字节，但是在现实中小于8个字节的数据很少见，所以一般都要经过多个周期进行数据的传输。人们开发了突发传输技术，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是tRCD+CL）外，其后每个数据只需一个周期的即可获得。,刷新,之所以称为DRAM，就是因为它要不断进行刷新（Refresh）才能保留住数据，因此它是DRAM最重要的操作。刷新操作分为两种：自动刷新（Auto Refresh，简称AR）与自刷新（Self Refresh，简称SR）。,数据掩码,为了屏蔽不需要的数据，人们采用了数据掩码（Data I/O Mask，简称DQM）技术。通过DQM，内存可以控制I/O端口取消哪些输出或输入的数据。,DDR,DDR的起源,1999年由JEDEC（Joint Electron Device Engineering Council，联合电子设备工程委员会）组织开发DDR内存。,DDR的工作原理,DDR采用了双信号触发沿传输技术。在工作时钟信号的基础上生成一个双倍于它的参考触发信号，数据的传输将以这个信号的上升沿为准，由于其频率是时钟信号的一倍，就相当于在工作时钟信号的上升与下降沿来传输数据（不过寻址脉冲频率仍与工作时钟同步）。DDR与SDRAM一样是并行传输、并行扩容。就是多一个DQS参考触发信号。,数据选取脉冲（DQS）,DQS是DDR SDRAM中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。完全可以说，它就是数据的同步信号。在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。在上面的DQS写入时序图中，可以发现写入延迟已经不是0了，在发出写入命令后，DQS与写入数据要等一段时间才会送达。这个周期被称为DQS相对于写入命令的延迟时间（tDQSS，WRITE Command to the first corresponding rising edge of DQS）,读操作时序图,写操作时序图,和SDRAM的区别,双倍的数据传输率。外观上看，金手指数增加为184pin,定位槽变为一个。工作电压2.5V，低于SDRAM的3.3V。DDR266 RAM 相对于PC133的对整机性能的提高大致是10-15%。,记忆科技（深圳）有限公司,DDR与SDR的异同,差分时钟,F1：CLK&CLK#,F2：Differential Clock,记忆科技（深圳）有限公司,记忆科技（深圳）有限公司,DQS,记忆科技（深圳）有限公司,DQS Waveform,记忆科技（深圳）有限公司,Read Operation,记忆科技（深圳）有限公司,Write Operation,记忆科技（深圳）有限公司,Block Diagram,记忆科技（深圳）有限公司,2n-Prefetch Read,记忆科技（深圳）有限公司,2n-Prefetch Write,记忆科技（深圳）有限公司,SSTL_2,Vtt,Stub Series Terminated Logic for 2.5V,记忆科技（深圳）有限公司,DDR Subsystem,记忆科技（深圳）有限公司,DDR 原理小结,控制信号在时钟的上升沿有效，数据信号在 时钟的上升、下降沿均有效。SSTL_2 适合数据的快速翻转,低功耗 Differential Clock 提供更精确的时钟信号 DQS 的使用使数据的读写更可靠,DDR的技术,DDR技术则是完全开放的，其中包括了芯片组、内存芯片和模组的设计。这可以让芯片组厂商迅速推出DDR芯片组，内存与模组厂商也可以迅速进行转产.,DDR2,计算机系统发展对内存的要求,带宽提升稳定性增加成本降低,DDR与DDR对比,DDR VS.DDRII,DDR的4N Prefetch,DDR 采用4bit数据预取功能,使DDR 数据传输性能更好DDR 的Core采用的是较低的工作频率,未来成本底DDR 采用这种技术给未来进一步提升性能带来空间,DDR的4N Prefetch,4n-Prefetch Read,4n-Prefetch Write,SSTL_18 LEVEL INTERFACE,VIH(ac),VIH(dc),VIH(dc),VIL(ac),VDD=1.8V,1.15V,1.03V,VREF 0.9V,0.77v,0.65V,VSS=0 V,DDR VS.DDRII 功耗,DDR TECHNOLOGY,Post CASOCD(On Die Termination.)ODT(Off-Chip Driver),DDR II,Posted CAS 列地址信号CAS紧跟着行地址信号RAS 出现在总线上;提高地址和控制总线的利用率，满足DDRII 高数据带宽需求。,DDR II,Off-Chip Driver(OCD)impedance adjustment 通过OCD 功能精确控制驱动输出阻抗满足驱动所要求的V/I 曲线。,DDR II,DDR II,On Die Termination 允许内存控制器通过DRAM 芯片上的 ODT 管脚 独立的打开/关闭任一颗DRAM的DATA、DQS、DM管脚内部的终端电阻，来改善内存通道的信号完整性。,DDR II,DDR SYSTEM,DDR 系统中 unbuff DIMM将采用全新的240pin的形式DDR 系统中Regedit也采用240pins的链接技术DDR 系统中 SO-DIMM可能将继续沿用200pins的链接方法。,DDR 240pins Connect Footprint,Data Group 0-3 CB(Fully GND Ref.),Add/CMD(Ref VDD),Data Group 4-7 CB(Fully GND Ref.),DDRII内存样品,速度提升给信号完整性带来更多调整DDR 全部采用新技术解决这个问题 DDR 全部采用BGA封装形式，减少寄生效应，提供信号质量更优良在IC内部增加匹配技术（ODT）在不同负载下的信号匹配问题BGA封装形式给信号测量带来新的挑战BGA的信号测量方法目前是各个团队都在开发的一项技术。,DDR MEASUREMNET,DDR3,DDR3的新特点,8-bit 预取,提升带宽的关键技术。重置Reset。根据温度自刷新(省电)。Fly-by架构,提供更好的信号完整性。DDR3允许内存控制器完成命令与数据之间的时间差调整.优化的管脚分布,改善电源分布.可提供更大的内存容量.Vref分成两组(命令与地址/数据总线).P2P连接.,