《典型时序电路》PPT课件.ppt
6.5 若干典型的时序逻辑集成电路,6.5.1 寄存器和移位寄存器,6.5.2 计数器,6.5 若干典型的时序逻辑集成电路,1、寄存器,6.5.1 寄存器和移位寄存器,寄存器:是数字系统中用来存储代码或数据的逻辑部件。它的主要组成部分是触发器。,一个触发器能存储1位二进制代码，存储 n 位二进制代码的寄存器需要用 n 个触发器组成。寄存器实际上是若干触发器的集合。,8位CMOS寄存器74HC374,脉冲边沿敏感的寄存器,8位CMOS寄存器74HC/HCT374,0,8位CMOS寄存器74LV374,高阻,H,H,H,高阻,L,L,H,存入数据，禁止输出,H,H,L,对应内部触发器的状态,L,L,L,存入和读出数据,Q0Q7,DN,CP,输出,内部触发器,输 入,工作模式,74HC/HCT373功能表P215,移位寄存器是实现移位和寄存数码功能的逻辑部件。,目前常用的集成移位寄存器种类很多，如74164、74165、74166均为八位单向移位寄存器，74195为四位单向移存器，74194为四位双向移存器，74198为八位双向移存器。,由四级D触发器组成四位左移移位寄存器。,第一级D触发器接输入信号Vi，其余触发器输入D接前级输出Q,所有CP连在一起接输入移存脉冲，是同步工作方式。,2、移位寄存器,（1）单向移位寄存器,特征方程：,移位寄存器移存规律：,在移存脉冲的作用下，输入信息的当前数码存入第一级触发器，第一级触发器的状态存入到第二级触发器，依此类推，高位触发器存入低位触发器状态，实现了输入数码在移存脉冲的作用下向左逐位移存。,假定：寄存器初态为0，VI=1101串行送入寄存器输入,从波形图看出：,输入信号每经过一级触发器，移动了一个移存周期，但波形形状保持不变。,（2）典型集成电路,内部逻辑图,8位移位寄存器74HC/HCT164,2.多功能双向移位寄存器,（1）工作原理,实现多种功能双向移位寄存器的一种方案(仅以FFm为例),S1S0=00,S1S0=01,高位移向低位,S1S0=10,S1S0=11,并入,不变,低位移向高位,（2）典型集成电路CMOS 4位双向移位寄存器74HC/HCT194,74HCT194 的功能表,引脚功能,DSL:左移数据输入DSR:右移数据输入CR：异步清零DI：并行数据输入端,2、计数器的分类,按脉冲输入方式，分为同步和异步计数器,按进位体制，分为二进制、十进制和任意进制计数器,按逻辑功能，分为加法、减法和可逆计数器,概 述,1、计数器的逻辑功能,计数器的基本功能是对输入时钟脉冲进行计数。它也可用于分频、定时、产生节拍脉冲和脉冲序列及进行数字运算等等。,6.5.2 计 数 器,(1)异步二进制计数器-4位异步二进制加法计数器,工作原理,1、二进制计数器,T,结论:,计数器的功能：不仅可以计数也可作为分频器。,如考虑每个触发器都有1tpd的延时，电路会出现什么问题？,异步计数脉冲的最小周期 Tmin=n tpd。（n为位数）,典型集成电路中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在 5V、25工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。,74HC/HCT393的逻辑符号,Q0在每个CP都翻转一次,Q1仅在Q0=1后的下一个CP到来时翻转,FF0可采用T=1的T触发器,FF1可采用T=Q0的T触发器,Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转,FF2可采用T=Q0Q1T的触发器,Q2仅在Q0=Q1=1后的下一个CP到来时翻转,FF3可采用T=Q0Q1Q2T的触发器,(2)4位二进制同步加计数器,4位二进制同步加计数器逻辑图,4位二进制同步加计数器时序图,(2)典型 集成计数器74LVC161,2选1数据选择器,(2)时序图,TC=CETQ3Q2Q1Q0,74LVC161逻辑功能表,例6.5.1 试用74LVC161构成模216的同步二进制计数器。,2.用集成计数器构成任意进制计数器,例 用74LVC161构成九进制加计数器。解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。,(1)反馈清零法,(2)反馈置数法,10000000,11110111,。,时序电路的分析与设计,时序电路的分析，首先按照给定电路列出各逻辑方程组、进而列出状态表、画出状态图和时序图，最后分析得到电路的逻辑功能时序电路的设计，首先根据逻辑功能的需求，导出原始状态图或原始状态表，有必要时需进行状态化简，继而对状态进行编码，然后根据状态表导出激励方程组和输出方程组，最后画出逻辑图完成设计任务,
