TMS320F2812片内外设模块.ppt

DSP原理与应用技术,第5章 TNS320F2812片内外设模块,F2812主要的外设模块有：（1）事件管理模块EVA/EVB（2）串行通信模块SCI（3）串行外设接口 SPI（4）eCAN 总线模块（5）多通道缓冲串行接口 McBSP（6）模数转换器 ADC,第5章 TMS320F2812片内外设模块,5.1.1 通用定时器5.1.2 脉宽调制电路PWM5.1.3 捕获单元5.1.4 事件管理器模块的中断5.1.5 应用事件管理器产生PWM,第5.1节 事件管理器（EV-Event Manager）,F2812提供了2个结构和功能相同的事件管理器EVA和EVB模块，具有强大的控制功能，特别在运动控制和电机控制领域。每个事件管理器模块都包含：(1)通用定时器(General-Purpose timers)(2)全比较/PWM单元(Full-compare units)(3)捕获单元(Capture Unit)(4)正交编码脉冲电路(Quadrature-encode Pulse Circuit)通过一个三相逆变桥来满足功率管的互补控制，同时还可以提供2个非互补的PWM信号。,第5.1节 事件管理器（EV）,事件管理器功能框图(EVA),Capture Units,Output Logic,Output Logic,EV Control Registers/Logic,Reset,PIE,2,ADC Start,Data Bus,T1PWM_T1CMP,T2PWM_T2CMP,PWM1,PWM2,PWM3,PWM4,PWM5,PWM6,定时器1比较器,通用定时器1,通用定时器2,定时器2比较器,全比较单元1，2，3,捕获单元,正交编码电路,A,A,A,A,EVA和EVB模块信号引脚,F2812,EVA和EVB模块信号引脚,F2812,5.1.1 通用定时器（General purpose timers）,每个事件管理模块都有2个通用定时器EVA包含GP Timer1和GP Timer2 EVB包含GP Timer3和GPTimer 4这些定时器可独立使用，功能：（1）在控制系统中产生采样周期；（2）为捕获单元和正交编码脉冲电路提供时基（3）为比较单元和PWM产生电路提供时基。,1.通用定时器的结构特点作用：（1）定时（2）产生PWM波形（3）为其它模块提供时钟,5.1.1 通用定时器（General purpose timers）,GP定时器模块的结构如图5-1-3，包括：1个16位可读/写、可增/减的定时器计数器TxCNT(x=1,2,3,4）1个16位可读/写定时器比较寄存器TxCMPR(双缓冲)；1个16位可读/写定时器周期寄存器TxPR（双缓冲）；1个16位可读/写定时器控制寄存器TxCON；1个通用定时器比较输出引脚TxCMP；,5.1.1 通用定时器（General purpose timers）,用于内部和外部时钟输入的可编程定标器用于4个可屏蔽中断（上溢、下溢、比较和周期中断）的控制和中断逻辑，可选择计数方向的输入引脚TDIRx（当使用定向增、减计数模式时，用来选择是递增还是递减）。通用定时器功能框图如下：,5.1.1 通用定时器（General purpose timers）,CPU内部高速外设时钟,外部时钟150MHz/4=37.50MHz,计数方向,当T1CN与T1CMPR相等时产生比较匹配事件,当T1CN与T1PR相等时产生周期匹配事件,EVA寄存器组,全局定时器控制寄存器A,定时器1计数寄存器,定时器1比较寄存器,定时器1周期寄存器,定时器1控制寄存器,定时器2计数寄存器,定时器2比较寄存器,定时器2周期寄存器,定时器2控制寄存器,扩展控制寄存器A,定时寄存器,EVA寄存器组,比较动作控制寄存器A,比较控制寄存器A,死区定时器控制寄存器A,比较寄存器1,比较寄存器2,比较寄存器3,比较寄存器,EVA寄存器组,捕获寄存器,捕获控制寄存器A,两级深度捕获FIFO堆栈1,捕获FIFO状态寄存器A,两级深度捕获FIFO堆栈2,两级深度捕获FIFO堆栈3,捕获FIFO堆栈1的栈底寄存器,捕获FIFO堆栈2的栈底寄存器,捕获FIFO堆栈3的栈底寄存器,EVA寄存器组,中断寄存器,中断屏蔽寄存器A,中断屏蔽寄存器B,中断屏蔽寄存器C,中断标志寄存器C,中断标志寄存器B,中断标志寄存器A,2.通用定时器的寄存器,（1）通用定时器 控制寄存器 T1CON/T2CON 选择4种计数模式的一种 使用内部还是外部时钟 确定输入时钟使用的预定标参数 确定比较寄存器重新装载的条件 使能或禁止通用定时器 使能或禁止通用定时器的比较操作 定时器2或1的周期寄存器 定时器4或3的周期寄存器,（1）通用定时器 控制寄存器 T1CON/T2CON,Free,Soft,Reserved,TMODE1,TMODE0,TPS2,TPS1,TPS0,T2SWT1/T4SWT3,TENABLE,TCLKS1,TCLKS0,TCLD1,TCLD0,TECMPR,SELT1PR/SELT3PR,D15 D14 D13 D12 D11 D10 D9 D8,D7 D6 D5 D4 D3 D2 D1 D0,通用定时器控制寄存器TxCON,计数模式选择(count mode selection)00 停止、保持01 连续增、减计数模式10 连续增计数模式11 定向递增、减计数模式,定时器使能控制位timer enable0 禁止定时器操作1 使能定时器操作,定时器比较使能位timer compare enable0 禁止定时器比较操作1 使能定时器比较操作,(2)全局通用定时器 控制寄存器 GPTCONA/B,确定通用定时器实现具体任务需采取的操作方式，并指明计数方向,通用定时器A控制寄存器GPTCONA,通用定时器1的状态0 递减计数1 递增计数,通用定时器2的状态0 递减计数1 递增计数,通用定时器1比较输出的极性选择位00 强制低 01 低有效10 高有效11 强制高,(2)全局通用定时器 控制寄存器 GPTCONA/B,Reserved,T4STAT,T3STAT,T4CTRIPE,T3CTRIPE,T4TOADC,T3TOADC,T3TOADC,TCMPOE,T4CMPOE,T3CMPOE,T4PIN,T3PIN,D15 D14 D13 D12 D11 D10 D9 D8,R-0 R-1 R-1 R/W-1 R/W-1 R/W-0 R/W-0,D7 D6 D5 D4 D3 D2 D1 D0,R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0,通用定时器B控制寄存器GPTCONB,（3）通用定时器比较寄存器 TxCMPR,比较寄存器中的值与通用定时器的计数值进行比较，当比较匹配时，产生：由GPTCONA/B位的设置决定相关的比较输出信号发生跳变；相应的中断标志被置位；若中断没有被屏蔽，则产生一个外设中断请求。通过设置TxCON的相关位，可以使能或禁止比较操作。无论在哪种定时器工作模式（包括QEP模式），比较和输出均可被使能或禁止。,R/W-x,（4）通用定时器 周期寄存器 TxPR,周期寄存器的值决定定时器的定时周期。当周期定时器的值与计数器的值匹配时，根据计数器的计数模式，通用定时器复位为0或递减计数。,定时器比较寄存器 x=1,2,3,4,3.通用定时器的工作方式,1.内部高速外设时钟 HSPCLK2.外部时钟TCLKINA/B3.方向输入TDIRA/B4.复位信号RESET,输入,输出,1.比较输出TxCMP 2.ADC转换启动信号3.提供上溢、下溢、比较匹配和周期匹配信号 4.计数方向标识位,定时器的4种操作模式：（由寄存器TxCON的TMODE1（D12）、TMODE0(D11)定义）停止/保持模式连续增/减计数模式。连续增计数模式定向增/减计数模式,计数模式选择TMODE1、TMODE000 停止、保持01 连续增、减计数模式10 连续增计数模式11 定向递增、减计数模式,3.通用定时器的工作方式,（1）停止/保持模式通用定时器的操作停止并保持当前状态，定时器的计数器、比较输出和预定标计数器均保持不变（2）连续递增计数模式通用定时器按照预定标的输入时钟计数，当计数器的值与周期寄存器的值匹配时，在下一个输入时钟的上升沿，通用计数器复位为0，并开始另一个计数周期。计数器的初值可以为0FFFFH中的任一个,3.通用定时器的工作方式,周期寄存器TxPR=3,TxCON D6=1使能定时操作,TxPR=2,3.通用定时器的工作方式,(3)定向增/减计数模式通用定时器在定标的输入时钟上升沿开始计数，计数方向由输入引脚TDIRA/B确定：引脚为高时，递增计数，与连续增计数模式相同；引脚为低时，递减计数，从初值递减直到为0，此时若TDIRA/B引脚仍为低，计数器将重新载入周期寄存器的值，并继续计数。,3.通用定时器的工作方式,TxPR=3,TxCON D6=1使能定时操作,采样到TDIRA变为低电平，则完成一个计数周期后，改变计数方向,（4）连续增/减计数模式。这种模式与定向增/减计数模式基本相同。区别是：计数方向不再受引脚TDIRA/B的控制，而是在计数值达到周期寄存器的值时或FFFFH（初值大于周期寄存器的值）时，才从增计数变为减计数，而在计数值为0时，从减计数变为增计数。,3.通用定时器的工作方式,3.通用定时器的工作方式,4.通用定时器的比较操作,每个通用定时器都有一个相应的比较寄存器TxCMPR和一个PWM输出引脚TxPWM。通用定时器的值总是与相应的比较寄存器的值进行比较，当二者相等时，就产生比较匹配事件。通过将TxCON的TECMPR=1（D1位）来使能比较操作。,目的：产生PWM，通用定时器可提供4个PWM输出TxPWM。在连续增/减计数模式时，产生对称波形；在连续增计数模式时，产生非对称波形。PWM输出受以下事件的影响：计数开始前，输出引脚TxPWM保持无效。第一次匹配发生后，TxPWM跳变为有效状态，同时产生触发。,4.通用定时器的比较操作,若定时器工作在连续增计数模式，则在周期匹配时TxPWM跳变为无效状态，并一直保持到下一个周期的比较匹配发生。若工作在连续增/减计数模式，则在第二次比较匹配时TxPWM变为无效状态，并一直保持到下一个周期的比较匹配发生。,4.通用定时器的比较操作,如果比较值在一个周期开始时为0，则在整个周期PWM输出都为有效状态；如果下一周期比较值仍为0，则PWM输出将不再改变，继续保持有效；如果比较值大于或等于周期值，则在整个周期PWM输出为无效状态，直到比较值小于周期值并发生匹配，PWM输出才发生跳变,4.通用定时器的比较操作,（1）PWM引脚的电平跳变PWM引脚的电平跳变由一个非对称或对称的波形发生器和相关的输出控制逻辑控制，PWM的输出与下列设置有关GPTCONA/B寄存器中的极性选择位设置定时器的计数操作模式当选择连续递增、减模式时的计数方向根据所选择的计数模式，PWM波形发生器可以产生对称或非对称的PWM输出波形。,通用定时器2比较输出的极性选择位T2PIN T1PIN 0 0 强制低 0 1 低有效 1 0 高有效 1 1 强制高,4.通用定时器的比较操作,（2）非对称和对称波形发生器非对称和对称波形发生器在通用定时器所处计数模式的基础上产生一个非对称或对称的PWM波形。（1）非对称波形的产生当通用定时器工作在连续递增模式（模式2），可以产生非对称PWM波形。,波形发生器的输出由以下情况确定（假设PWM输出为高电平有效）：计数操作开始前为0（低电平）保持不变直到比较匹配发生（TxCNTTxCMPR）在比较匹配时切换输出状态为1（高电平有效）（TxCNT=TxCMPR）直到当前计数周期结束，输出电平保持不变（TxCNT=TxPR）如果下一周期新的比较寄存器的值不是0，则在匹配周期结束后复位为0,非对称 PWM 波形,计数器的值,TxPR的值,TxCMPR的值,TxPWM/TxCMP Pin(active high)高电平有效,在一个周期内波形不对称,占空比,定时器周期寄存器,定时器比较寄存器,非对称 PWM 波形,对称PWM波形的产生,（2）对称PWM波形的产生当通用定时器工作在连续递增/减计数模式（模式4），可以产生对称的PWM波形波形发生器的输出由以下情况确定（假设PWM输出为高电平有效）：计数操作开始前为0（低电平）保持不变直到第1次比较匹配发生第1次比较匹配时，切换输出为高电平保持不变直到第2次比较匹配,第2次比较匹配时，再次切换输出为低电平保持不变直到周期结束,对称PWM波形的产生,Counter,Compare,Period,TPWM,在一个周期内波形对称,占空比,TxPWM/TxCMP Pin(active high)高电平有效,对称PWM波形的产生,脉宽调制（PWM）技术脉宽调制计数的核心是产生周期不变而脉宽可调的信号。一个PWM信号是一串脉冲宽度变化的序列，这些脉冲平均分布在一段定长的周期中，在每个周期中有一个脉冲。这个定长的周期被称为PWM周期，其倒数称为PWM频率。,5.1.2 脉宽调制电路,在电机控制系统中，通过功率器件将所需的电流和能量送到电机绕组中，而PWM信号就是用来控制功率器件的开启和关断时间的。通常将2个功率器件（1个正相导通，1个负相导通）串联到起来为一相。为了避免击穿，要求这两个功率器件的开启时间不能相同。死区就是为了使这两个器件的开启存在一定的时间间隔（死区时间）而设置的。,5.1.2 脉宽调制电路,5.1.2 脉宽调制电路,每一个事件管理器可以同时产生8路PWM信号，包括：由通用定时器的比较操作产生的2路独立的PWM信号（P139内容）。6路由完全比较单元产生的带有可编程死区的PWM信号,EVA比较单元寄存器,比较动作控制寄存器A,比较控制寄存器A,死区定时器控制寄存器A,比较寄存器1,比较寄存器2,比较寄存器3,比较寄存器,比较动作控制寄存器B,比较控制寄存器B,死区定时器控制寄存器B,比较寄存器4,比较寄存器5,比较寄存器6,EVB比较单元寄存器,1.全比较/PWM单元每个事件管理器模块（EVA和EVB）均包含3个全比较单元，分别称作全比较单元1、2、3（EVA）和全比较单元4、5、6（EVB）每个全比较单元控制2个PWM输出全比较单元框图如下,5.1.2 脉宽调制电路,Compare Unit Block Diagram,Compare Unit Block Diagram,以EVA比较寄存器1为例,T1CNT定时器1的计数器,CMPR1全比较寄存器,比较逻辑,输出逻辑,PWM电路,ACTR比较操作控制寄存器,2.PWM电路结构EVA模块的PWM电路主要包括四个功能单元：非对称/对称波形发生器 可编程死区单元 输出逻辑 空间矢量（SV-Space Vector）PWM状态机,5.1.2 脉宽调制电路,5.1.2 脉宽调制电路,图5-1-9 PWM电路框图,对称/非对称波形发生器,死区单元,输出逻辑,SVPWM状态机,5.1.2 脉宽调制电路,图5-1-9 PWM电路框图,DBTCONA死区定时控制寄存器,ACTRA完全比较方式控制寄存器,ACTRA的D15D12,3.死区的产生,to motor phase,supply rail,互补的PWM开关信号,晶体管导通比截止快 同时导通的瞬间-短路,可编程死区模块(EVA),4-bitCounter,ENA,reset,HSPCLK,comparator,DTPHx,DTPHx_,PHx,DT,edgedetect,来自波形发生器/SV状态机,边沿检测,DBTCONx死区控制寄存器,高速外设时钟,预定标,计数器,DBTCONx死区控制寄存器,比较逻辑,3.相关的寄存器每个EV模块有：1个16位可读写的比较控制寄存器COMCONA/B，控制全比较单元的操作；1个16位的比较方式控制寄存器ACTRA/B（各带一个影子寄存器）。控制PWM输出引脚的输出方式。1个16位可读写的死区控制寄存器DBTCONA/B，对死区进行编程操作；,（1）比较控制寄存器COMCONA/B 是否使能比较操作是否使能比较输出是否使能空间矢量PWM模式,CENABLE,CLD1,CLD0,SVENABLE,ACTRLD1,ACTRD0,PDINTAStatus,FCMP3OE,FCMP2OE,FCMP1OE,Reserved,C3TRIPE,D15 D14 D13 D12 D11 D10 D9 D8,R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R-0,D7 D6 D5 D4 D3 D2 D1 D0,R/W-0 R/W-0 R/W-0 R-0 R/W-1 R/W-1 R/W-1,FCMPOE,C2TRIPE,C1TRIPE,（2）比较方式控制寄存器ACTRA/B,SVRDIR,D2,D1,D0,CMP6ACT1,D15 D14 D13 D12 D11 D10 D9 D8,R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0,CMP6ACT0,CMP5ACT1,CMP5ACT0,CMP4ACT1,CMP4ACT0,CMP3ACT1,CMP3ACT0,CMP2ACT1,CMP2ACT0,CMP1ACT1,CMP1ACT0,R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0,（3）死区控制寄存器DBTCONA/B,DB Timer Enable0=disable1=enable,DB Timer Prescaler预定标控制位000=x/1100=x/16001=x/2 101=x/32 010=x/4 110=x/32 011=x/8 111=x/32(x为高速外设时钟频率,5.1.3 捕获单元与正交编码脉冲电路 用于捕获输入引脚上的跳变。EV有6个捕获单元，EVA对应 CAP1、CAP2和CAP3；EVB对应CAP4、CAP5和CAP6。每个捕获单元都有相应的捕获输入引脚。,捕获单元功能模块(EVA),Capture Units捕获单元,MUX,Output Logic,Output Logic,EV Control Registers/Logic,Reset,PIE,TCLKINA/TDIRA,/,2,ADC Start,Data Bus,CLK,DIR,T1PWM_T1CMP,T2PWM_T2CMP,PWM1,PWM2,PWM3,PWM4,PWM5,PWM6,CAP1/QEP1,CAP2/QEP2,CAP3/QEPI1,正交编码电路,1.捕获单元（1）捕获单元模块的基本结构EVB模块的捕获单元与EVA相似，仅寄存器名称不同 EVA/B中的每个捕获单元均具有 1个16位的捕获控制寄存器CAPCONA/B 1个16位的捕获FIFO状态寄存器CAPFIFOA/B,1个16位2级深的FIFO堆栈和1个施密特触发的捕获输入引脚CAPx（所有的输入引脚都由CPU时钟同步，为了捕获到输入跳变信号，输入的当前电平必须保持两个CPU时钟周期。）输入引脚CAP1/2，CAP3/4也可用作QEP电路的输入引脚,通用定时器1和2（EVA），通用定时器3和4（EVB）可选择作为捕获单元时基。EVA模块的CAP1/2必须共用一个定时器（1或2），CAP3单独使用一个定时器（2或1）；EVB模块的CAP4/5必须共用一个定时器（3或4），CAP6单独使用一个定时器（4或3）。,捕获单元功能框图(EVA),EdgeDetect,CAP3TOADC,CAP1,2,3,Enable,2-Level Deep,FIFO,/,3,.,Edge Select,CAPRESET,ADC Start(CAP 3),CAPxFIFO Status,RS,边缘检测,TICNT通用定时器1计数器,T2CNT通用定时器2计数器,（2)捕获单元的工作原理捕获单元被使能后，当输入引脚CAPx上有一个跳变（由CAPCONA/B指定是检测上升沿还是下降沿）时，就将所选通用定时器的当前计数值装入到相应的FIFO栈；同时，相应的中断标志被置位，如果该中断未被屏蔽，就产生一个外部中断请求。整个过程被称为发生了捕获事件。每发生一次捕获事件，新的计数值就将存入FIFO对列，CAPFIFO寄存器中相应的状态位可自动调整以反映FIFO对列的新状态。,用户可采用两种方法检测捕获事件，读取捕获事件发生时定时事情的计数值。中断方式：捕获事件发生所产生的外部中断请求，使CPU进入中断服务程序，在中断服务程序中从相应捕获单元的FIFO栈内读取捕获到的计数值。查询方式：通过查询中断标志位和FIFO栈的状态来确定是否发生了捕获事件。若已经发生了捕获事件，就可以从相应捕获单元的FIFO栈内读取捕获到的计数值。,为了能使捕获单元能够正常工作，必须进行以下设置：初始化CAPFIFOx（x=A或B），清除相应的状态位；设置所有的通用定时器的工作模式；若需要，设置相关的定时器比较寄存器或周期寄存器；设置捕获控制寄存器CAPCONx。,捕获单元的操作由4个16位的控制寄存器（CAPCONA/B和CAPFIFOA/B）控制。由于捕获单元的时基由定时器提供，因此也将用到定时器控制寄存器（TxCON）。,捕促单元控制寄存器CAPCONA/B,捕获单元1和2使能位00 禁止捕获单元，FIFO内容不变01 使能捕获单元1和21x 保留,捕促单元FIFO状态寄存器CAPFIFOA/B,（3）捕获单元FIFO堆栈每个捕获单元都有一个专用的2级深度的FIFO堆栈，称为顶部栈和底部栈。顶部栈包括寄存器CAP1FIFOCAP6FIFO,底部栈包括寄存器CAP1BOTCAP6BOT所有FIFO堆栈的栈顶寄存器都是只读寄存器，存放着相应捕获单元捕获到的旧计数值，因此读取捕获单元FIFO堆栈时总是返回堆栈中最早的计数值。当位于FIFO栈顶寄存器中的旧值被读取时后，栈底寄存器中如果有新的计数值，那么栈底的计数值将被自动压入栈顶寄存器。,第一次捕获：当捕获单元的输入引脚CAP1出现一次设定的跳变时，选定的通用定时器的计数值被记录下来。此时如果捕获堆栈是空的，这个计数值就被写入FIFO堆栈的栈顶寄存器CAP1FIFO，同时CAPFIFOA寄存器中的状态位D9D8被置为01如果在下一次捕获操作前CPU对FIFO堆栈进行了读操作，CAPFIFOA寄存器中的状态位D9D8被复位为00,第二次捕获：如果在上一次捕获的计数值被读取之前，又产生了另一次捕获事件，那么新捕获到的计数值被保存到栈底寄存器CAP1BOT，同时CAPFIFOA寄存器中的状态位D9D8被置为10如果在下一次捕获操作前CPU对FIFO堆栈进行了读操作，那么栈顶寄存器CAP1FIFO 中的旧值被读取，且栈底寄存器CAP1BOT中的 新值计数值被压入栈顶寄存器CAP1FIFO，同时CAPFIFOA寄存器中的状态位D9D8被复位为01,第三次捕获：当FIFO堆栈中已经保存有两个计数值时，如果这是又发生了一个捕获事件，则位于栈顶寄存器CAP1FIFO 中最早的计数值将被弹出堆栈并被丢弃栈底寄存器CAP1BOT中的值将被压入到栈顶寄存器CAP1FIFO中新捕获的到计数值被压入栈底寄存器中，同时CAPFIFOA寄存器中的状态位D9D8被复位为11，以表明有一个或多个旧的捕获值已被丢弃。,FIFO状态寄存器CAPFIFOA,当捕获单元的输入引脚CAP1出现一次设定的跳变时，选定的通用定时器的计数值被记录下来。,1234H,0 1,1234H,如果在下一次捕获操作前CPU对FIFO堆栈进行了读操作，CAPFIFOA寄存器中的状态位D9D8被复位为00。,0 0,0 0,2.正交编码脉冲（QEP）电路 正交编码脉冲（QEP）是两个频率变化且正交的脉冲（相位差90度，即1/4个周期）。每个EV模块都有一个QEP电路，如果QEP电路被使能，可以对CAP1/QEP1和CAP2/QEP2或CAP4/QEP3和CAP5/QEP4引脚上的正交编码脉冲进行解码和计数。应用：QEP电路可用于连接一个光电编码器以获得旋转机器的位置和速率等信息。,光电编码器及其输出脉冲,角度间隔空隙,一对光电传感器，相位差为/4,LED光源,shaft rotation,Ch.A,Ch.B,Quadrature Output from Photo Sensors,/4,Incremental Optical Encoder,(1)QEP电路的结构特性,EVA的QEP电路方框图,捕获单元1和2使能位00 禁止捕获单元，FIFO内容不变01 使能捕获单元1和21x 保留,输入预定标因子000 x/1,100 x/16001 x/2,101 x/32110 x/4,110 x/64011 x/8,111 x/128,QEP解码逻辑,方向,CLK,GPT2方向,预定标器,通用定时器2,(2)QEP电路的工作方式QEP检测电路用来检测两个输入序列中的哪一个是先导序列，从而产生方向信号作为所选定时器的方向输入。如果CAP1/QEP1（EVB模块是CAP4/QEP3）引脚的脉冲输入是先导序列（上升沿比另一个早1/4周期），则定时器进行增计数；反之，若CAP2/QEP2（EVB模块是CAP5/QEP4）引脚的脉冲输入是先导序列，则定时器进行减计数。,同时，QEP电路对这两个正交脉冲输入信号的上升沿和下降沿都进行计数，以此产生的时钟频率CLK是每个输入序列的4倍，这个4倍频的CLK就作为定时器2或4的输入时钟。,4倍,方向改变,如何通过正交信号来决定位置?,Ch.A,Ch.B,(00),(11),(10),(01),(A,B)=,QuadratureDecoderState Machine,incrementcounter,decrementcounter,Position resolution is/4 degrees.,正向编码连接(EVA),GP Timer 2 selected as pulse counterTimer Prescaler bypassed(i.e.Prescale always 1),Ch.A,Ch.B,CAP1/QEP1,CAP2/QEP2,QEPdecoderlogic,GP Timer 2,CLK,DIR,.,.,Index,CAP3/QEPI,QEPIE,QEPIQUAL,谢 谢！祝学习愉快！,通用定时器的周期寄存器和比较寄存器都是带映像缓冲的。在一个周期的任何时刻，都可以向这两个寄存器写入新值，实际上，新值是先被写入相应的映像寄存器中的。对于比较寄存器，只有当TxCON寄存器选定的定时器事件发生时，映像寄存器中的内容才被载入工作寄存器中；对于周期寄存器，只有当计数器寄存器TxCNT为0时，映像寄存器的值才载入到工作寄存器中。,周期寄存器和比较寄存器的双缓冲特点允许应用代码在一个周期的任意时刻更新周期寄存器和比较寄存器，从而可改变下一个定时器周期及PWM脉冲宽度。,通用定时器的时钟 内部CPU时钟或外部引脚TCLKINA/B上时钟。外部时钟频率必须小于或等于CPU内部频率的1/4。,通用定时器中断通用定时器的中断标志寄存器EVAIFRA、EVAIFRB（p136）、EVBIFRA和EVBIFRB中有16个中断标志。每个通用定时器可根据以下4种事件产生中断：上溢：定时器计数器的值达到FFFFH，产生上溢中断。此时标志寄存器中的TxOFINT位（x=1，2，3，4，下同）置1。下溢：定时器计数器的值达到0000H，产生下溢中断。此时TxUFINT置1。比较匹配：当计数器值与比较器相等时，产生比较匹配中断。此时TxCINT置1。周期匹配：当计数器值与周期寄存器相等时，产生周期匹配中断。TxPINT置1。（中断在p148）,