MS320C54x数字信号处理器硬件结构.ppt
第2章 TMS320C54x数字信号处理器硬件结构,2.1 TMS320C54x的特点和硬件组成框图2.2 TMS320C54x的总线结构2.3 TMS320C54x的存储器分配2.4 中央处理单元（CPU）2.5 TMS320C54x片内外设简介2.6 硬件复位操作2.7 TMS320VC5402引脚及说明,2.1 TMS320C54x的特点和硬件组成框图,TMS320C54x的主要特性如下所示：CPU先进的多总线结构。40位算术逻辑运算单元（ALU）。17位17位并行乘法器与40位专用加法器相连。比较、选择、存储单元（CSSU）。指数编码器可以在单个周期内计算40位累加器中数值的指数。双地址生成器包括8个辅助寄存器和两个辅助寄存器算术运算单元（ARAU）。,返回首页,存储器64 K字程序存储器、64 K字数据存储器以及64 K字I/O空间。在C548、C549、C5402、C5410和C5420中程序存储器可以扩展。,指令系统单指令重复和块指令重复操作。块存储器传送指令。32位长操作数指令。同时读入两个或3个操作数的指令。并行存储和并行加载的算术指令。条件存储指令。从中断快速返回指令。,在片外围电路（如图2-1所示）软件可编程等待状态发生器。可编程分区转换逻辑电路。带有内部振荡器。外部总线关断控制，以断开外部的数据总线、地址总线和控制信号。数据总线具有总线保持器特性。可编程定时器。并行主机接口（HPl）。,电源可用IDLEl、IDLE2和IDLE3指令控制功耗，以工作在省电方式。可以控制关断CLKOUT输出信号。,在片仿真接口具有符合IEEEll49.1标准的在片仿真接口（JTAG）。速度单周期定点指令的执行时间为25/20/15/12.5/10-ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)。,返回本节,图2-1 TMS320C54x DSP的内部硬件组成框图1,图2-1 TMS320C54x DSP的内部硬件组成框图2,2.2 TMS320C54x的总线结构,TMS320C54x DSP采用先进的哈佛结构并具有八组总线，其独立的程序总线和数据总线允许同时读取指令和操作数，实现高度的并行操作。采用各自分开的数据总线分别用于读数据和写数据，允许CPU在同一个机器周期内进行两次读操作数和一次写操作数。独立的程序总线和数据总线允许CPU同时访问程序指令和数据。,返回首页,2.3 TMS320C54x的存储器分配,2.3.1 存储器空间2.3.2 程序存储器2.3.3 数据存储器2.3.4 I/O存储器,返回首页,2.3.1 存储器空间,TMS320C54x存储器由3个独立的可选择空间组成：程序空间、数据空间和I/O空间。程序存储器空间包括程序指令和程序中所需的常数表格；数据存储器空间用于存储需要程序处理的数据或程序处理后的结果；I/O空间用于与外部存储器映象的外设接口，也可以用于扩展外部数据存储空间。,图2-2 TMS320VC5402存储器分配图,图2-3 C5402扩展程序存储器图,返回本节,2.3.2 程序存储器,通过MP/和OVLY位的设置，可以实现对片内存储器（ROM、RAM）的配置，即哪些片内存储器映象在程序存储器空间。器件复位时，复位、中断和陷阱中断的向量映象在地址FF80H开始的程序存储器空间。然而，复位后这些向量可以被重新映象在程序存储器空间任何128字页的开始。这样，可以把向量表移出引导ROM，并重新配置其地址。,返回本节,2.3.3 数据存储器,通过对处理器方式状态寄存器PMST的DROM位的设置，将片内ROM配置在数据存储器空间（DROM=1），这样，可以用指令将片内ROM作为数据存储器中的数据ROM来读取。复位时，DROM位被清0。64K字的数据存储器空间包括数据存储器映象寄存器，0000H001FH是常用的CPU寄存器地址，0020H005FH是片内外设寄存器的地址。表2-1,表2-1 存储器映象寄存器,返回本节,2.3.4 I/O存储器,除程序存储器空间和数据存储器空间外，C54x系列器件还提供了I/O存储器空间，利用I/O空间可以扩展外部存储器。I/O存储器空间为64K字（0000hFFFFh），有两条指令PORTR和PORTW可以对I/O存储器空间操作，读写时序与程序存储器空间和数据存储器空间有很大不同。,返回本节,2.4 中央处理单元（CPU）,CPU的基本组成如下：CPU状态和控制寄存器40位算术逻辑单元（ALU）40位累加器A和B桶形移位寄存器乘法器/加法器单元比较、选择和存储单元（CSSU）指数编码器,返回首页,1算术逻辑单元（ALU）和累加器TMS320C54x使用40位算术逻辑单元（ALU）和两个40位累加器（ACCA和ACCB）来完成算术运算和逻辑运算，且大多数都是单周期指令。ALU功能框图如图2-4所示。,图2-4 ALU功能框图,2桶形移位寄存器如图2-5所示为桶形移位寄存器的功能框图。桶形移位寄存器的输入可以为：从DB获得的16位操作数；从DB和CB获得的32位操作数；从累加器A或B获得的40位操作数。桶形移位寄存器的输出连到ALU或经过MSW/LSW（最高有效字/最低有效字）写选择单元至EB总线。,图2-5 桶形移位器的功能框图,3乘法器/加法器单元C54x CPU有一个1717位的硬件乘法器，与40位的专用加法器相连，可以在单周期内完成一次乘法累加运算。其功能框图如图2-6所示。乘法器的输出经小数/整数乘法（FRCT）输入控制后加到加法器的一个输入端，加法器的另一个输入端来自累加器A或B。加法器还包括零检测器、舍入器（二进制补码）及溢出/饱和逻辑电路。,图2-6 乘法器/加法器单元功能框图,4比较、选择和存储单元（CSSU）比较、选择和存储单元（CSSU）是专门为Viterbi算法设计的加法/比较/选择（ACS）操作的硬件单元，其功能框图如图2-7所示。CSSU支持均衡器和信道译码器所用的各种Viterbi算法。Viterbi算法示意图如图2-8所示。,图2-7 比较、选择和存储单元（CSSU）功能框图,图2-8 Viterbi算法示意图,5指数编码器指数编码器用于支持单周期指令EXP的专用硬件。在EXP指令中，累加器中的指数值能以二进制补码的形式（-831）存储在T寄存器中。指数值定义为前面的冗余位数减8的差值，即累加器中为消除非有效符号位所需移动的位数。当累加器中的值超过32位时，指数为负值。,6CPU状态和控制寄存器TMS320C54x有三个状态和控制寄存器，分别为状态寄存器ST0、状态寄存器ST1和处理器方式状态寄存器PMST。ST0和ST1包括各种工作条件和工作方式的状态，PMST包括存储器配置状态和控制信息。状态寄存器ST0的位结构如图2-9所示，表2-2所示是ST0的说明。,图2-9 状态寄存器ST0位结构,表2-2 状态寄存器ST0,图2-10 状态寄存器ST1的位结构,表2-3 状态寄存器ST1(1),表2-3 状态寄存器ST1(2),图2-11 处理器方式状态寄存器PMST的位结构,表2-4 状态寄存器PMST,返回本节,2.5 TMS320C54x片内外设简介,1通用I/O引脚2定时器3时钟发生器4主机接口（HPI）5串行口6软件可编程等待状态发生器7可编程分区转换逻辑,返回首页,2.6 硬件复位操作,复位期间，处理器进行以下操作：PMST中的中断向量指针IPTR设置成1FFH。PMST中的MP/位设置成与引脚MP/状态相同的值。PC设置为FF80H。扩展程序计数器XPC清0。无论MP/状态如何，将FF80H加到地址总线。,返回首页,数据线变为高阻态，控制线处于无效状态。产生信号。ST1中的中断方式位INTM置1，关闭所有可屏蔽中断。中断标志寄存器IFR清0。产生同步复位信号（），初始化外围电路。,下列状态位置成初始值ARP=0 CLKOFF=0 HM=0 SXM=1ASM=0CMPT=0INTM=1TC=1AVIS=0CPL=0OVA=0XF=1BRAF=0DP=0OVB=0C=1DROM=0OVLY=0 C16=0FRCT=0OVM=0如果MP/=0，程序从片内ROM开始执行，否则，从片外程序存储器开始执行。,返回本节,2.7 TMS320VC5402引脚及说明,图2-12 TMS320VC5402的引脚 1,返回首页,图2-12 TMS320VC5402的引脚2,表2-5 TMS320VC5402引脚说明1,表2-5 TMS320VC5402引脚说明2,表2-5 TMS320VC5402引脚说明3,表2-5 TMS320VC5402引脚说明4,表2-5 TMS320VC5402引脚说明5,表2-5 TMS320VC5402引脚说明6,表2-5 TMS320VC5402引脚说明7,返回本节,表2-5 TMS320VC5402引脚说明8,
