MOS管数字集成电路基本逻辑单元设计.ppt

集成电路设计导论,云南大学信息学院电子工程系,梁竹关,第一部分 理论课第一章 绪言 11 集成电路的发展 12 集成电路分类 13 集成电路设计第二章 MOS晶体管 21 MOS晶体管结构 22 MOS晶体管工作原理 23 MOS晶体管的电流电压关系 24 MOS晶体管主要特性参数 25 MOS晶体管的SPICE模型第三章 MOS管反相器 31 引言 32 NMOS管反相器 33 CMOS反相器 34 动态反相器 35 延迟 36 功耗,第四章 半导体集成电路基本加工工艺与设计规则 4.1 引言 4.2 集成电路基本加工工艺 4.3 CMOS工艺流程 4.4 设计规则 4.5 CMOS反相器的闩锁效应 4.6 版图设计第五章 MOS管数字集成电路基本逻辑单元设计 5.1 NMOS管逻辑电路 5.2 静态CMOS逻辑电路 5.3 MOS管改进型逻辑电路 5.4 MOS管传输逻辑电路 5.5 触发器 5.6 移位寄存器 5.7 输入输出（I/O）单元,第六章 MOS管数字集成电路子系统设计 6.1 引言 6.2 加法器 6.3 乘法器 6.4 存储器 6.5 PLA第七章 MOS管模拟集成电路设计基础 7.1 引言 7.2 MOS管模拟集成电路中的基本元器件 7.3 MOS模拟集成电路基本单元 7.4 MOS管模拟集成电路版图设计第八章 集成电路的测试与可测性设计 8.1 引言 8.2 模拟集成电路测试 8.3 数字集成电路测试 8.4 数字集成电路的可测性测试,第二部分 实验课 1、数字集成电路（1）不同负载反相器的仿真比较；（2）静态CMOS逻辑门电路仿真分析；（3）设计CMOS反相器版图；（4）设计D触发器及其版图；（5）设计模16的计数器及其版图（可选）。2、模拟集成电路 设计一个MOS放大电路（可选）。,教学进度表,参考文献1 王志功，景为平，孙玲.集成电路设计技术与工具.南京：东南大学出版社，2007年7月（国家级规划教材）.2（美）R.Jacob Baker,Harry W.Li,David E.Boyce.CMOS Circuit Design,Layout and Simulation.北京：机械工业出版社，2006.3 陈中建主译.CMOS电路设计、布局与仿真.北京：机械工 业出版社，2006.4（美）Wayne Wolf.Modern VLSI Design System on Silicon.北京：科学出版社，2002.5 朱正涌.半导体集成电路.北京：清华大学出版社，2001.6 王志功，沈永朝.集成电路设计基础电子工业出版 社，2004年5月（21世纪高等学校电子信息类教材）.,第五章 MOS管数字集成电路基本逻辑单元设计,5.1 NMOS管逻辑电路,NMOS逻辑门电路是全部由沟道MOSFET构成。由于这种器件具有较小的几何尺寸，适合于制造大规模集成电路。此外，由于NMOS集成电路的结构简单，易于使用CAD技术进行设计。与CMOS电路类似,NMOS电路中同样不使用难于制造的电阻。NMOS逻辑电路的基本结构特点在于，工作管常用增强型器件，而负载管可以是增强型也可以是耗尽型。,5.1.1 NMOS管与非门,（a）电路（b）逻辑功能（c）逻辑符号图5.1.1 二输入与非门,二输入与非门的电路结构如图（a）所示，工作管是两只串联的增强型NMOS晶体管M1和M2，而负载管是耗尽型NMOS晶体管M3。输入信号分别从两只NMOS晶体管M1和M2的栅极上引入，而输出从NMOS晶体管M1的漏极上引出。只要有一个输入端为低电平，输出将为高电平，如图（b）所示，所以它实现与非门的逻辑功能，即：,5.1.2 NMOS管或非门,（a）电路（b）逻辑功能表（c）逻辑符号图5.1.2 二输入或非门,5.1.3 NMOS逻辑电路设计,利用NMOS工作管器件串联实现“与”，并联实现“或”的结构特点，可以实现复杂功能的逻辑电路。如图（a）所示，NMOS工作管M1和M2串联，M3和M4串联，然后它们再并联，实现与或非的逻辑功能，而在图（b），NMOS工作管M1和M2并联，M3和M4并联，然后它们再串联，实现或与非的逻辑功能。,（a）,（b）,图5.1.3 NMOS逻辑电路,5.2 静态CMOS逻辑电路5.2.1 静态CMOS与非门,（a）电路图（b）棍图图5.2.1 二输入与非门,5.2.2 静态CMOS或非门,（a）电路图（b）棍图图5.2.2 二输入或非门,522 静态CMOS逻辑电路设计1、静态CMOS逻辑电路结构特点 根据前面分析可知，CMOS逻辑电路结构具有一定的规则，如图所示，（1）利用反相器电路结构的形式；（2）安排NMOS下拉管串联实现“与”，而NMOS下 拉管并联实现“或”；（3）设计相应的互补PMOS上拉管。,图5.2.3 CMOS逻辑电路结构,2、例子例1、设计静态CMOS逻辑电路，其功能为,设计步骤如下，（1）设计NMOS下拉管结构，根据串联实现“与”关系，并联实现“或”关系的结构特点，如图所示，可得到图所示的NMOS下拉管电路；,图5.2.4 NMOS下拉管结构,图5.2.5 NMOS下拉管电路,（2）安排互补的PMOS上拉管结构，根据“与”并联关系，“或”串联的结构特点，如图所示，可得到PMOS上拉管的结构如图所示。,图5.2.6 PMOS上拉管结构,图5.2.7 PMOS上拉管电路,（3）该CMOS逻辑电路的棍图如图（a）所示，另一种棍图形式如（b）所示。,（a）一种棍图形式,（b）另一种棍图形式,5.2.8 两种棍图形式,例2、设计CMOS逻辑电路，其功能为,设计步骤如下：,（1）逻辑函数形式变换：,（2）设计NMOS下拉管电路，如图5.2.9所示；,图5.2.9 NMOS下拉管电路,（3）设计PMOS上拉管电路，如图所示；,5.2.10 PMOS上拉管电路,（4）棍图如图所示。,图5.2.11 棍图,5.3 改进型MOS管逻辑门,在静态CMOS逻辑电路中，起互补功能作用的PMOS晶体管的数目与实现逻辑功能的NMOS晶体管的数目是相同的。一个二输入的或非门需要2个NMOS晶体管和2个PMOS晶体管，共4个晶体管，而一个N输入的CMOS逻辑功能电路则需要N个NMOS晶体管和N个PMOS晶体管，共2N个晶体管。但实际上电路的逻辑功能仅决定于NMOS下拉管模块，PMOS上拉管模块只起到互补逻辑功能的作用。而且，由于从输入信号来看，每个输入端都经过一对并联NMOS晶体管和PMOS晶体管，使输入电容加倍，因而影响了工作速度。因此，人们在不断地研发不同形式的逻辑电路，以确保逻辑功能实现的条件下，不仅能够减少晶体管数目，从而节省所用硅片面积，而且还能够降低功耗，提高速度。,5.3.1 伪NMOS逻辑门,图（a）所示的就是一个伪NMOS或非门，它是一种CMOS变形电路。伪NMOS逻辑电路的上拉负载元件是一个栅极接低电平的PMOS管。这种类型的逻辑电路与NMOS逻辑电路很相似，只不过用一个PMOS管负载代替了NMOS管负载。伪NMOS逻辑电路的通用结构如图（b）所示，NMOS下拉管电路模块实现电路逻辑功能。,（a）伪NMOS或非门（b）伪NMOS逻辑电路结构,图5.3.1 伪NMOS逻辑电路,5.3.2 动态CMOS逻辑电路,动态CMOS逻辑门由时钟信号驱动的一对NMOS管MN和PMOS管MP以及实现逻辑功能的NMOS管电路模块，如图所示。,图5.3.2 动态CMOS逻辑门结构,图5.3.3 动态CMOS二输入与非门,5.3.3 多米诺逻辑电路,为克服动态CMOS逻辑电路级联时的不足，实际电路采用动态CMOS电路和静态CMOS电路组成多米诺CMOS逻辑电路，其一般结构如图所示。它是由一个动态CMOS逻辑门与一个静态的CMOS反相器相级联形成的。加入反相器以后可以实现多级多米诺逻辑门级联了。,图5.3.4 多米诺逻辑电路结构,图5.3.5 多米诺CMOS电路级联,5.4 MOS管传输逻辑电路,5.4.1 MOS管传输门,（a）NMOS管传输门,（b）PMOS管传输门,图5.4.1 晶体管传输门,1.工作原理,对于NMOS管，当输入信号为高电平时，NMOS管导通，而当输入信号为低电平，NMOS管关断，如图（a）所示。对于PMOS管，当输入信号为低电平时，PMOS管导通，而当输入信号为高电平时，PMOS管关断，如图（b）所示。当开关打开时，就可以进行信号传输，所以MOS管也称为传输门。2、应用 传输门具有速度快、元件少、静态功耗低的特点，可以用来实现各种逻辑功能。在如图所示的电路中，如果X=1，D0从输入端传输到输出端Y；而如果X=0，D1从输入端传输到输出端Y。该电路是一个2选1数据选择器，输出Y与输入D0、D1和X的逻辑关系表示如下：,图5.4.2 MOS管传输门实现的2选1数据选择器,类似于2选1数据选择器的实现原理，可以得到4选1数据选择器的电路结构，如图所示，其输出与输入的逻辑关系可表示为：,图 MOS管传输门实现的4选1数据选择器,5.4.2 CMOS传输门,图5.4.4 CMOS传输门,1、工作原理 CMOS传输门由一个PMOS管和一个NMOS管并接而成。PMOS管的衬底接高电平，而NMOS管的衬底接地。两个MOS管的栅极上施加互补的控制信号，传输门的输入端和输出端可以互换。,2、应用 图的逻辑功能也可以采用CMOS传输门来实现，如图所示，这同样是一个4选1数据选择器。,图5.4.5 CMOS传输门实现的4选1数据选择器,5.5 锁存器和触发器,5.5.1 锁存器,1.RS锁存器,（1）基于二输入与非门的RS锁存器,图5.5.1 基于二输入与非门的RS锁存器,图5.5.2 基于二输入NMOS与非门的RS锁存器,图5.5.3 基于二输入CMOS与非门的RS锁存器,（2）基于二输入或非门的RS锁存器,图5.5.4 基于二输入或非门的RS锁存器,图5.5.5 基于二输入NMOS或非门的RS锁存器,图5.5.6 基于二输入CMOS或非门的RS锁存器,2、钟控锁存器,（1）钟控RS锁存器,图5.5.7 钟控RS锁存器逻辑电路,图5.5.8 用与或非门构成钟控RS锁存器电路,（2）钟控D锁存器,图5.5.9 两个反相器构成正反馈闭环电路,图5.5.10 钟控D锁存器,图5.5.11 钟控D锁存器简化电路,5.5.2 D触发器,图5.5.13 下降沿触发的D触发器,5.6 寄存器,除了利用静态NMOS管逻辑电路或CMOS逻辑电路实现寄存器外，还可以利用动态逻辑电路实现寄存器。在如图所示的动态寄存器电路中，当时钟信号为高电平时，传输门打开，数据传输到反相器的输出端，当时钟信号为低电平时，传输门关断，在此之前传输进来的数据就存储在反相器的栅电容上。,5.6.1 动态寄存器,用两个动态寄存器就可实现一位的移位寄存器。如图所示，用四个动态寄存器可以实现一个二位的移位寄存器。在两相不重叠的时钟信号控制下，经过两个时钟周期后，如图所示，输入数据X0移位到输出端X2。,图5.6.3 动态移位寄存器,图5.6.4 两相不重叠的时钟信号,为了设计好的集成电路芯片与外部进行很好的连接，在设计集成电路版图时，除了设计具有一定逻辑功能的电路外，还需要设计输入输出电路和焊盘（PAD）部分，它们构成了输入输出单元。焊盘的形状非常规则，它们通常被设计成边长从几十到100um的矩形，并且所有焊盘有规则的排列在芯片的周围，如图所示。,5.7 输入输出（I/O）单元,图5.7.1 焊盘布局,5.7.1 输入单元,1、输入栅保护电路的必要性,由于MOS管集成电路的工艺制造特点，使得电路中MOS管的结构近似理想MOS电容器，栅电容极小，极少量电荷就可以造成栅击穿；而从电路应用上分析可知，接在电路输入端的输入MOS管的栅极最容易发生栅击穿，因此需要对输入MOS管的栅极进行保护。输入栅保护电路应该有这样的特点：在正常输入电压时，无电流通过，当输入电压高于正常电压但还远低于栅击穿电压时就会有电流通过，对异常电压它能进行箝制，并且，对浪涌电压它能迅速响应。,输入栅保护电路有多种实现形式，但各种保护电路都包含有一个串联电阻和一个与输入栅并联的保护器件（二极管）。如图所示的输入单元的保护电路是由一个二极管和电阻构成的电路。,图5.7.2 单二极管保护电路输入单元,对于CMOS电路，往往采用图所示的输入保护电路，它是两个二极管和电阻构成的电路。,图5.7.3 双二极管保护电路输入单元,5.7.2 输出单元,输出单元的主要任务是提供一定的驱动能力。输出单元需要驱动的负载电容越大，所需要的驱动电流就越大。为了不增加内部电路的负载的条件下获得大的输出驱动，可以通过增大输出缓冲级的MOS管尺寸来提高输出驱动能力，或者采用逐级增大的方式来提高输出驱动能力，如图所示。,图5.7.4 逐级增大的输出单元,5.7.3 通用I/O单元,对于集成电路芯片，一个引线可以固定地作为信号输出端，出可以固定地作为信号输入端，还可以是编程的I/O单元，即可以在一种情况下作为输入端，而在另一种情况下作为输出端。如图所示的就是一个由三态反相器控制的I/O单元。反相1和3是带使能端控制的反相器。当使能端信号EN为高电平时，带使能端控制的反相器1打开，而带使能端控制的反相器3关断，内部信号X从经反相器1和2传输到焊盘；而当使能端信号EN为低电平时，带使能端控制的反相器3打开，而带使能端控制的反相器1关断，此时，外部信号经焊盘，输入保护电路D1、D2和R，反相器3和4传输到X端。,图5.7.5 具有三态反相器控制的通用I/O单元,