CMOS集成电路制造工艺及版图设计.ppt
CMOS集成电路制造工艺及版图设计,半导体集成电路制造工艺水平是决定集成电路性能的最主要因素,要合理的将系统集成：1 设计者对工艺的有效自由度和那些易于集成的器件特性要有很好的理解2 版图设计的质量是决定设计性能能否实现的关键。目前还没有可靠的版图自动生成工具 因此需要依赖设计者的经验，这就对模拟集成电路的设计者提出了更高的要求。,CMOS集成电路的物理结构,CMOS工艺层连线电阻和寄生电容MOSFET与半导体物理基础知识版图初识,7.1 集成电路工艺层,NMOS Transistor立体示意图,CMOS 工艺截面图,硅片内部的分层结构:主要特点：形成图形的导体层黏附在SiO2绝缘体上。,两种不同的材料层,叠放metal1层:,叠放metal2层:,侧视图显示叠放顺序绝缘层将两金属层分隔开,每层的图形由顶视图表示，SiO2是透明玻璃,7.2 互连线电阻和电容,互连线电阻和电容使传播延时增加互连线电阻会消耗功率互连线电容会偶合进额外的噪声，影响电路可靠性,不同金属材料电阻率,连线的寄生电容（与衬底或连线之间）,为SiO2（绝缘层）介电常数(F/cm),设满足平行板电容条件，w/l1,线高h,l,多层电容模型,线间电容及其影响,线间电容（单位：aF/m）,现代工艺中的互连线,互连线时间常数(电阻乘寄生电容)引起信号传输延迟,延迟估计（时间常数，单位：秒）,7.3 MOSFET半导体基础知识,nFET电路符号与相应的工艺层,形成 的各工艺层,的宽长比定义为（），它是 设计者考虑的最重要参数!,各层被分开显示,MOSFET视图,掺杂小结：增加载流子，提高导电性，形成n型和p型半导体,掺入磷P、砷As、锑Sb V族元素杂质，增加电子浓度，形成n型材料；提供自由电子的杂质称为施主(donator)掺杂剂；掺杂浓度n型材料中，每个施主提供一个自由电子；电子为多子，电子浓度为nn；空穴为少子，空穴浓度为pn（下标表示半导体类型）有 nn Nd（）,掺入硼B、镓Ga、铟In、铝Al III族元素，增加空穴，形成p型材料；杂质形成空穴，称受主(acceptor)掺杂剂；掺杂浓度p型材料中，每个受主形成一个自由空穴，空穴称为多子，浓度为pp；电子为少子，浓度为np并有 pp Na,MOSFET中的电流,n+、p+表示重掺杂,nFET和pFET,形成反型层N沟道（NMOS）：VGSVTn(阈值电压),线性工作区（三极管区、电阻区）：VGS-VTnVDS0，,饱和区,Current-Voltage Relations,7.3 版图初识：,FOX场氧区，用于相邻FET绝缘,体硅工艺：FET做在衬底上,源、漏极：n+、p+（有源区：除FOX外的区域）,金属层之间以及金属层与晶体管之间用绝缘层实现电绝缘相邻导电层之间的电接触：在隔离氧化层上形成接触孔和通孔,互连线的版图例子,与连接需要通孔via与栅连接需要栅接触孔contact与连接需要有源区接触contact,3.5.1 FET阵列设计,串联FET版图设计,器件可以共用图形面积，以节省版图面积或降低复杂性,个串联FET版图设计,基本门设计,N阱还需要接VDD,衬底接GND,非门NOT（反相器INV）版图,缓冲器BUF:Out=In，（共享电源和地）,金属可以跨越多晶栅而不会在电气上连接,INV schematic(Cadence),INV layout结论：N个并联FET相当于W（宽度）增大 N倍,你能看出逻辑关系吗？,答案：,Whats this?（照片）,CMOS工艺制造流程,主要的单项工艺 N阱CMOS制造流程 设计规则,一、主要的单项工艺,N阱CMOS,单晶硅生长示意图,单晶硅生长炉,预备工作：外延层淀积（p衬底）（化学气相淀积：使用一种或者数种物质的气体，以某种方式激活后，在衬底表面发生化学反应，并淀积出所需固体薄膜的生长技术）,1、SiO2生长与淀积,SiO2:极好的电绝缘体、很好地附着在其它材料上、可生长或淀积在硅圆片上，能被化学漂洗掉。SiO2称为石英玻璃，电阻率约为1012.cm 2种类型（1）热氧化层生长：用O2或H2O（气）。,（2）化学气相淀积CVD：,适宜晶圆表面已覆盖氧化层情况SiH4(气)+2O2（气）SiO2（固）+2H2O（气）,Patterning of SiO2,2、多晶硅淀积,多晶硅淀积：栅层，栅在SiO2上淀积硅原子，形成多晶（局部小区域Si原子规则排列）；POLY优点：可被掺杂，增强导电性；与SiO2良好接合；可覆盖高熔点金属，如钛Ti、铂Pt，降低薄层电阻。,3、掺杂硅层：n+、p+，离子注入,掺杂剂原子在腔室中电离加速到很高速度射入衬底；投射范围Rp：注入离子的平均深度，0.1-1um；采用退火法使掺杂剂处于晶格位置上。,4、金属化：Al淀积,铝：粘附性好。在真空腔中加热蒸发，形成蒸铝流体覆盖晶圆。电阻率=2.65 u W厘米 厚度0.1um的铝导线薄层电阻为0.265 W 缺点：高电流密度情况下存在电迁移问题（空穴与小丘），原子从导线一端移出，在另一端堆积；电阻率比较大。,5、氮化硅SiN4淀积,用于表面覆盖，对大多数物质原子有阻挡作用，防污染。介电常数较大：7 0绝缘，可用于在电气上隔离相邻场效应管。同SiO2一样，能被化学漂洗掉。,6、化学机械抛光CMP,7、刻蚀,先将掩模(mask)图案转移到涂上光刻胶的硅片上。mask 或 reticle：玻璃上覆盖铬图案。,光刻,然后进行离子注入，形成n+、p+或n阱,自对准,二、N阱 CMOS制造流程,1 起始工序,形成nFET 和pFET,Select掩模用于离子注入,3淀积金属层：连接,CMOS 制造简化流程,Define active areasEtch and fill trenchesImplant well regionsDeposit and patternpolysilicon layerImplant source and drainregions and substrate contactsCreate contact and via windowsDeposit and pattern metal layers,五、Design Rules,Interface between designer and process engineer Unit dimension:Minimum line widthscalable design rules:lambda parameter（注：可缩放设计规则在大多应用于1um以上的CMOS工艺中）,设计规则是版图设计中对层内和层间图形最小宽度、最小间距、最小尺寸的一组规定，与各尺寸的一组规定，与各foundry 工艺线有关,CMOS Process Layers（颜色自定）,封装技术,Electrical requirements:Low parasitics（capacitance,resistance and inductance）Mechanical:Reliable and robust(good matching between the thermal properties from the die and the chip carrier,strong connection from die to package as well as from package to board)Thermal:Efficient heat removal,封装的概念,所谓封装形式就是指安装半导体集成电路芯片用的外壳。它不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件相连接 衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1越好。一般来说，出现一代新的CPU，就伴随着一种新的封装形式。CPU的封装发展史：1.DIP（Dual.Inline Package）双列直插式封装（适合PCB板，pin少，面积比大）2.PQFP（Plastic Quad Flat Package）塑料方型扁平式封装和PFP（Plastic Flat Package）塑料扁平组件式封装（密集，面积比小，适合高频电路）3.PGA（Pin Grid Array Package）插针网格阵列封装（拔插方便，适合高频电路）4.BGA（Ball Grid Array Package）球栅阵列封装（引脚多，但是间距大，适合更高频率电路）5.CSP（Chip Size Package）芯片尺寸封装（引脚多，面积小，频率高）6.MCM（Multi Chip Model）多芯片组件（高速化，可靠性高）,引线键合封装（wire-bonding）,Lead Frame,Substrate,Die,Pad,倒装片封装（Flip-chip）,Solder bumps,Substrate,Die,Interconnect,layers,优点：压焊块可在芯片上任何位置，具有非常好的电气性能。,与封装相关的重要参数,MCM（Multi-Chip Module）封装,本章要点,CMOS集成电路是平面工艺CMOS工艺的物理结构理解工艺与版图几何设计规则的关系工艺对产品性能和模拟版图设计的影响原因。,
