数电第五章.ppt

5 锁存器和触发器,教学要求,1、掌握锁存器、触发器的电路结构和工作原理,2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能,1、时序逻辑电路与锁存器、触发器：,时序逻辑电路:,概述,锁存器和触发器是构成时序逻辑电路的基本逻辑单元。,结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。,工作特征：时序逻辑电路任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。,具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。,2、锁存器与触发器,共同点：,不同点：,锁存器-对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。,触发器-对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。,5.1 双稳态存储单元电路,5.1.1 双稳态的概念,双稳态存储单元电路,电路有两个互补的输出端,Q端的状态定义为电路输出状态。,2、逻辑状态分析,0,1,电路具有记忆1位二进制数据的功能。,1,0,如 Q=1,如 Q=0,1,0,5.1.2 双稳态存储单元,1、电路结构,5.2.1 SR 锁存器,5.2 锁存器,1.基本SR锁存器,电路的初态与次态,初态：R、S信号作用前Q端的状态.初态用Q n表示。,次态：R、S信号作用后Q端的状态.次态用Q n+1表示。,1)工作原理,0,0,若初态 Q n=1,若初态 Q n=0,1,0,1,0,1,0,0,0,R=0、S=0,无论初态Q n为0或1，锁存器的状态不变,无论初态Q n为0或1，锁存器的次态为为1态。信号消失后新的状态将被记忆下来。,0,1,若初态 Q n=0,若初态 Q n=1,0,1,0,1,0,R=0、S=1,1,0,1,无论初态Q n为0或1，锁存器的次态为0态。信号消失后新的状态将被记忆下来。,1,0,若初态 Q n=1,若初态 Q n=0,1,1,0,1,0,0,1,0,1,R=1、S=0,0,1,1,0,0,S=1、R=1,无论初态Q n为0或1，锁存器的次态、都为0。,约束条件:SR=0,当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。,2）逻辑符号与逻辑功能,不变,置0,置1,不确定,S为置1端R为置0端且都是高电平有效,不变,置1,不变,置0,置1,不变,不变,4）工作波形(设初态为0）,画工作波形方法：根据锁存器信号敏感电平,确定状态转换时间 根据锁存器的逻辑功能确定Qn+1。,4）用与非门构成的基本SR锁存器,、,c.国标逻辑符号,a.电路图,约束条件:S R=0,画工作波形,不变,不定,置1,不变,置1,不变,置0,不变,5、应用举例,-去抖动电路,开关闭合时,开关断开时,开关接A时振动,Q=1,开关接 B振动,去抖动电路工作原理,2.逻辑门控SR锁存器,电路结构,国标逻辑符号,简单SR锁存器,使能信号控制门电路,2、工作原理,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1=,E=1：,E=0：,0,1,状态发生变化。,状态不变,3、逻辑功能的几种描述方式：,1)逻辑功能表（E=1）,2)特性方程,3)状态转换图,逻辑功能表,S=1R=0,S=0R=1,S=0R=X,S=XR=0,状态转换图用于电路设计：已知状态的转换，确定S、R的逻辑值,4)工作波形,E=1期间的S、R信号影响锁存器的状态。,E=0为低电平期间锁存器状态不变。,5）动作特点：E=1期间电路对信号敏感，并按S、R信号改变锁存器的状态。,与非门构成的门控SR锁存器,不定,设SR锁存器的初始状态为0,与非门构成的门控SR锁存器,ERSQ,输出全为0,E=10后状态不定,设初始状态为“0”,比较：或非门组成的门控SR锁存器的输出波形,5.2.2 D 锁存器,1.逻辑门控 D 锁存器,国标逻辑符号,逻辑电路图,该锁存器有几种功能?有不确定状态吗?,S=0 R=1,D=0,Q=0,D=1,Q=1,=D,S=1 R=0,逻辑功能,1.逻辑门控 D 锁存器,2.传输门控 D 锁存器,E=0时,E=1时,(a)电路结构,TG2导通，TG1断开,TG1导通，TG2断开,Q=D,Q 不变,(b)工作原理,(c)工作波形,2.传输门控 D 锁存器,试画出D锁存器的输出波形。,(设初始状态Q=0。),可见，D锁存器存在“空翻”现象。,2.传输门控 D 锁存器,3.锁存器的动态特性,保持时间tH:确保数据的可靠锁存的最少时间。,延迟时间tpLH:输出从低电平到高电平的延迟时间;,脉冲宽度tW:为保证D信号正确传送到Q和,建立时间tSU:表示D信号对E下降沿的最少时间提前量。,延迟时间tpHL:高电平到低电平的延迟时间。,CMOS八D锁存器-74HC/HCT373,三态门使能,数据输出,LE=0,锁存器的状态不变,LE=1,锁存器的状态随Dn变化,三态门为高阻态,数据不能输出,4.典型集成电路,传输门控 D 锁存器,74HC/HCT373的功能表,L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。,5.3 触发器的电路结构和工作原理,1.锁存器与触发器,锁存器在E的高(低)电平期间对信号敏感并更新状态,触发器在脉冲边沿(上升沿或下降沿)的作用下产生状态的刷新(触发),主锁存器,5.3.1 主从触发器,TG1、TG4的工作状态相同,TG2、TG3的工作状态相同,从锁存器,逻辑符号,5.3 触发器的电路结构和工作原理,TG1导通，TG2断开输入信号D 送入主锁存器。,TG3断开，TG4导通从锁存器维持在原来的状态不变。,(1)CP=0时:,=1，C=0，,D,D,1.工作原理,5.3.1 主从触发器,(2)CP由0跳变到1:,=0，C=1，,D,触发器的次态仅仅取决于CP信号上升沿到达前瞬间的D信号,主锁存器:TG1断开，TG2导通,从锁存器:TG3导通，TG4断开,Q的信号送Q端。,主锁存器维持原态不变。,D,5.3.1 主从触发器,2.D 触发器的逻辑功能,特性方程,Qn+1=D,状态转换图,动作特点：电路在CP 的上升沿对信号敏感,并产生状态变化。,次态与CP 的上升沿前一瞬间 的状态相同,5.3.1 主从触发器,对CP上升沿敏感的边沿触发器,工作波形,5.3.1 主从触发器,工作波形,对CP下降沿敏感的边沿触发器,5.3.1 主从触发器,2、典型集成电路-CMOS D触发器74HC/HCT74,0,0,1,0,1,0,5.3.1 主从触发器,同理,可分析当 时,1,1,0,0,0,0,1,5.3.1 主从触发器,同理,可分析当 时,74HC/HCT74的功能表,国标逻辑符号,3.典型集成电路,74HC/HCT74,直接置1直接置0,D功能,具有直接置1、直接置0，正边沿触发的D功能触发器,5.3.1 主从触发器,已知触发器的输入波形，试对应画出Q端输出波形,5.3.1 主从触发器,1.电路,基本R-S触发器,导引电路,反馈线,D为输入端CP为时钟脉冲控制端,Q,Q 为输出端,RD,SD 分别为直接置0,1端,5.3.2 维持阻塞触发器,2.逻辑功能,(1)D0,1,0,当CP0时,0,当CP01瞬间,0,1,封锁,在CP1期间：输入D被封锁,触发器保持“0”不变。,当CP10：,触发器保持“0”不变。,0,1,(2)D1,0,1,当CP0时,1,当CP01瞬间,0,1,封锁,在CP1期间：D被G4 G5封锁,触发器保持“1”不变,封锁,当CP10：,触发器保持“1”不变。,0,1,3.逻辑符号,注意：CP=01瞬间Qn+1随D的变化而变化,其余情况维持原态。特点:不产生空翻。与主从结构的边沿型D 触发器相同。,3.逻辑符号,“直接置 1 端”“直接清 0 端”,不受时钟的约束，又称为:,“异步置数”“异步清零”,SD,RD 分别为,集成边沿D触发器,1Q,1D,2Q,2D,GND,4Q,4D,3Q,3D,时钟,清零,VCC,公用清零,公用时钟,74LS175 引脚图,D触发器应用举例：四路抢答器,发光二极管,Q3,Q4,Q2,Q1,D1,D2,D3,D4,CLR,1KHZ,+5V,74LS175,1,四个发光二极管均不亮!,等待有人启动按钮,D触发器应用举例：四路抢答器,D触发器应用举例：四路抢答器,Q3,Q4,Q2,Q1,D1,D2,D3,D4,CLR,1KHZ,+5V,1,0,0,1,2 号选手抢答！,其他选手抢答被封锁！,时钟频率越高，区分按键先后的分辨率越高。,5.4 触发器的逻辑功能,按逻辑功能的不同触发器可分为：D触发器、JK触发器、T(T)触发器、SR触发器。,状态表,状态转换图,特性方程,Q n+1=D,驱动表,1.D触发器,状态表,状态转换图,特性方程,驱动表,2.JK触发器,Qn,J K,00 01 11 10,0 1,1,0,1,1,0,1,0,0,2.JK触发器,状态表,特性方程,3.T触发器,Qn,简化的功能表,状态转换图,3.T触发器,T 触发器：,特性方程：,T输入端固定接高电平,状态表,状态转换图,特性方程,驱动表,4.SR触发器,约束条件:SR0,D 触发器 JK 触发器(1)电路,(2)功能分析,与JK触发器的特性方程相同。,5 触发器功能的转换,D 触发器 T 触发器(1)电路,(2)功能分析,与T触发器的特性方程相同。,D 触发器 T 触发器(1)电路,(2)功能分析,JK触发器D触发器(1)电路,注意：此D触发器为下降沿触发。,(2)功能分析,JK触发器T触发器(1)电路,此T 触发器为下降沿触发。,(2)功能分析,结构特点：,代入RS触发器特性方程：,SR触发器JK触发器,课 外 作 业,P238 5.2.5 5.4.3 5.4.5,课 堂 练 习,画出JK触发器输出端的波形，,设初始状态 Qn=0,课 堂 练 习,画出JK触发器输出端的波形，,设初始状态 Qn=0,画出下图各电路输出端的波形，设初始状态Qn=0,课 堂 练 习,Q1,Q2,画出下图电路输出端的波形，设初始状态Qn=0,课 堂 练 习,J,Q2,画出下图电路输出端的波形，设初始状态Qn=0,课 堂 练 习,画出下图电路输出端的波形，设初始状态Qn=0,课 堂 练 习,试画出三种不同触发方式的D触发器（锁存器）的输出波形，设各触发器初始状态均为 0。,CP,D,Q1,Q2,Q3,课 堂 练 习,试画出三种不同触发方式的D触发器（锁存器）的输出波形，设各触发器初始状态均为 0。,高电平有效,上升沿有效,下降沿有效,CP,D,Q1,Q2,Q3,课 堂 练 习,课 外 作 业,P237 5.2.3P238 5.2.4P240 5.4.1 5.4.3 5.4.5P241 5.4.6P242 5.4.9,