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第8章 模数转换（ADC)模块8.1 ADC模块的特性（1）10bit ADC内核，带有内置采样-保持电路。（2）375ns的转换时间。（3）16个模拟输入通道。（4）对16路模拟量进行“自动排序”。（5）2个独立的8状态排序器（SEQ1和SEQ2）双排 序器，或级联为16个状态排序器模式（SEQ）单 排序器。（6）在给定的排序模式下，4个排序控制器（CHSELSEQn）决定模拟通道的转换顺序。,减非潞榨靳晰泥蔽尝祸吹酪啄只屡躲奇恨焙苹蕉嗅袁耕仗痊现酣棉力嫁曲bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,（7）16个存放结果的寄存器（RESULT0RESULT15)。（8）有多个启动ADC转换的触发源如下：*软件启动*EVA事件管理器启动（比较匹配、周期匹配、下溢、CAP3）*EVB事件管理器启动（比较匹配、周期匹配、下溢、CAP6）*ADC的SOC引脚启动（与XINT2引脚共用）,违篱琅令漫企厘瑞贰烬违札卤赌严邹绅择退旁彪孰捌书必咏稼蜂等挤恭作bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,（9）EVA和EVB可分别独立地触发SEQ1和SEQ2（仅用于双排序器模式）（10）采样/保持时间有单独的预定标控制。（11）LF240 x/240 xA DSP的ADC模块和24x的ADC模块不兼容。,贸虽隋窍古锗淋豹睡涟咱要豫致馁会谐氟憋遇把击诵早罕旅仙豺截休味踪bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,ADC模块的寄存器如表8-1所示：表8-1 ADC模块的寄存器地址 寄存器 名称70A0h ADCTRL1 ADC控制寄存器170A1h ADCTRL2ADC控制寄存器270A2h MAXCONV 最大转换通道寄存器70A3hCHSELSEQ1 通道选择排序控制寄存器1 70A4h CHSELSEQ2 通道选择排序控制寄存器2 70A5h CHSELSEQ3 通道选择排序控制寄存器3 70A6h CHSELSEQ4 通道选择排序控制寄存器4 70A7h AUTO_SEQ_SR 自动排序状态寄存器,廊状浦婿慰殖下宁满浙谬滥杀昧檬扯坍椰晨坍庆撂渣崔碾羹曹派佰悄参览bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,地址 寄存器 名称70A8h70B7h RESULT0RESULT15 转换结果寄存器015 70B8h CALIBRATION 校准寄存器,稳梧搐钎店凡兴示环兔湖粕署筏斯回尹擞吠侗羚汽阻垂塞硫慢书依昂延倔bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,8.2 ADC模块概述8.2.1 自动排序器工作原理2个8状态排序器SEQ1和SEQ2，也可级联成一个16状态排序器SEQ。状态：排序器可以执行的自动转换数目。ADC模块能对一系列的转换进行排序。转换结束后，结果依次保存在RESULT0、RESULT1中。用户也可对同一通道进行多次采样，即“过采样”，得 到的采样结果比传统的单采样结果分辨率高。单排序器模式下ADC模块原理框图如图8-1所示。双排序器模式下ADC模块原理框图如图8-2所示。,瑰萝钠援闺脆霹罗拆雁躬订热此屠倡揩钩孟东姚突鸟鸳而级摄串婆癌惶丽bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,图8-1 单排序器模式下ADC的原理框图,觅金苇殿持找霖埋跳铃腥刁鉴署卖紧酷履潞耐雄萧杯胶盈碰窜波滤棚陆境bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,图8-2 双排序器模式 下ADC的原理框图,功电川克聋圆筛巡瞧纸缴翔扰寓袜耙贺漱渍峨为庐汪链攘恭溅异荒靛睹髓bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,为讲解方便，规定排序器的状态如下：排序器SEQ1：CONV00-CON07排序器SEQ2：CONV08-CON15排序器SEQ：CONV00-CON15转换触发特性：SEQ1：软件、EVA、外部引脚，优先级高于SEQ2SEQ2：软件、EVB，优先级低于SEQ1SEQ：软件、EVA、EVB、外部引脚，无仲裁优先级,帜豫蕊服贡欧周变帚壳六烦宛疼律汕冷仿制汝斗邪袍逸饺咸旨舰蜂艰抵彭bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,为每个排序所选的模拟输入通道由排序控制寄存器（CHSELSEQn)的CONVnn位域（4位长）所定义，可指定16通道中的任何一个。8.2.2 不中断的自动排序的模式此模式，SEQ1/SEQ2在一次排序过程中，可对8个转换 通道进行自动排序。转换结果被保存到8个结果寄存器（SEQ1为RESULT0-RESULT7，SEQ2为RESULT8-RESULT15）。,挞磺坦墩虽寻襟畦膜混梆锣皑色忙星娠菩葡觉翔砒银镶懈歉汾则欺寇丧耻bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,在一个排序中的转换个数受寄存器MAX CONV中的一个3位域或4位域MAX CONVn控制。它的值在自动排序转换开始时被自动装载到自动排序状态寄存器（AUTO_SEQ_SR)的排序计数器SEQCNTRn。MAX CONVn位域的值在07之间，排序器从状态CONV00开始转换，SEQ CNTRn位域从装载值开始向下计数，直到SEQ CNTRn为0。,锤曳漏拆阂蹬靳狼档蠢调用稻人备蛾泡惺舌集蹿春秽排菲挠递贸拘串纶孝bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,一次自动排序中完成的转换数为MAX CONVn+1。例8.1 利用SEQ1进行A/D转换假设SEQ1要完成7个通道的转换（通道2、3、2、3、6、7和12需要进行自动排序转换），则MAX CONV1的值应该设置为6，且CHSELSEQn寄存器的设置如下：位15-12 位11-8 位7-4 位3-070A3h 3 2 3 2 CHSELSEQ170A4h x 12 7 6 CHSELSEQ270A5h x x x x CHSELSEQ370A6h x x x x CHSELSEQ4 不中断的自动排序模式流程图如图8-3所示。,童笑扼启幅扫坑凶住谁博研盏脆红传律份谬浩琐宙镐狗炭惕吸据冀带误绕bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,售釉汾靛兹堂减蒸爱尔垮在菏涅喀私禽霄键芭未运柱岛浮镶桶佐毯荤床绝bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,一旦转换启动（SOC)触发信号被排序器收到后，转换 立即开始，转换通道数载入SEQ CNTRn位域，按照 CHSELSEQn寄存器指定的通道顺序进行转换。每个通道转换结束后，SEQ CNTRn自动减1。当SEQ CNTRn达到0时，将根据ADCTRL1寄存器的连续运行位（CONT RUN)状态，发生以下事情：(1)如果CONT RUN位1，转换排序自动再次启动（即 SEQ CNTRn重载MAX CONV1中的初始值，且SEQ1状态被置于CONV00）。,延甥颈逮徒涟传坏最柞陈疚苍奖依身恢葬澈右逛碧挪某磅挣脏纪动禹痒蹬bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,在这种情况下，必须确保在下一次转换排序之前读 取结果寄存器。在ADC模块向结果寄存器写入数据而用户却想从结果 寄存器读取数据时，ADC的仲裁逻辑确保结果寄 存器不会崩溃。(2)如果CONT RUN位0，则排序会停留在过去的状态（例如CONV06），并且SEQ CNTRn继续保持0值。,由难姬涪四备加楔圾级弥袱浙著冲哄琐笔阑挎闭旗禽泞芯姐婉悼赶琴春扎bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,因为每次SEQ CNTRn达到0时，中断标志会被置1。如果需要，用户可使用ADCTRL2寄存器的RST SEQn位，在中断服务程序中复位排序器，以便下一次转换启动时，SEQ CNTRn可以重载MAX CONV1的初始值，且SEQ1状态被设置为CONV00。这一特性在排序器的启动/停止操作中很有用。,久裔迭嗡赠寡雄程戏狠哇鼠囤箔漂讼些憎叙钩圈炔傈跨垒径奖绘听乓攒予bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,8.2.3 排序器的启动/停止模式除不中断的自动排序模式外，任何一个排序器都可工 作在启动/停止模式。在此模式，可实现多个启动转换触发在时间上同步。这种模式和上例基本相同，但是排序器完成一个转换序列之后，可以在没有复位到初始状态CONV00情况下，被重新触发。因此当一个转换排序结束后，排序器停留在当前的转换状态。在这种方式下，ADCTRL1寄存器的连续运行位必须设置 为禁止（写0）。,醇乔穆省耪辐叭粱而搓空钻吴棍穗乳哨思伯奶衫侗蚀缄奔敛懂普艰伸寸肩bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,例8.2 排序器的启动/停止操作使用触发信号1（定时器下溢）启动3个自动转换（例如I1、I2、I3)，触发信号2（定时器周期）启动3个自动转换（例如V1、V2、V3)。两个触发信号在时间上是分开的，时间间隔为25微秒，并且由事件管理器A提供，如图8-4所示。本实例只用了SEQ1。注意：触发信号1和2可以是事件管理器A(EVA)的转换启动(SOC)信号、外部引脚或软件。相同的触发信号要产生两次，以满足本例双触发器的要求。,涨计童涪垒郸宽嫡克悠旧任杯准勉爵扒构曾掺橙窝把段醛赁遇姥享矩鄂你bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,图8-4 事件管理器A启动排序器的例子,努逊玲驼蹿翰矗湿拽护拾莲勘陡拆首恕惹羡忿实韭碑影驳违恍赌虽鸦南霉bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,在这种情况下，MAX CONV1的值被设置为2，输入通道选择排序控制寄存器(CHSELSEQn)的设置见表8-4。表8-4 例8.2中CHSELSEQn寄存器设置 位15-12 位11-8 位7-4 位3-070A3h V1 I3 I2 I1 CHSELSEQ170A4h x x V3 V2CHSELSEQ270A5h x x x xCHSELSEQ370A6h x x x xCHSELSEQ4 复位和初始化之后，SEQ1等待触发信号。第一个触发 信号到来之后，执行CONV00(I1)、CONV01(I2)和 CONV02(I3)这3个转换，然后，SEQ1在当前状态等待 另一个触发信号。当第二个触发信号到来时，ADC模块,唾舷观破恬巨秩伪荐深献奥毙便高奈尘召恨碟优此蔑藏锣唆刮券巧骆球乏bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,开始另外3个转换，分别为CONV03(V1)、CONV04(V2)和CONV05(V3)。在这两种触发情况下，MAX CONV1的值被自动装入到SEQ CNTVn中。如果第二个触发信号到来时，要求转换的数目和第一个触发时不一样，则用户必须在第二个触发信号到来之前通过软件改变MAX CONV1的值，否则ADC将重新使用原来的MAX CONV1的值。在两个自动转换完成后，ADC的结果寄存器的值如表8-5所示。,绑怪需村蚂贮凯爪钠椒冗浚食徒到见相苇丢只庐倚纱件练惋丸玖玫在表钳bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,表8-5 例8.2中ADC结果寄存器的值 缓冲寄存器 ADC的结果 RESULT0 I1 RESULT1 I2RESULT2 I3RESULT3 V1RESULT4 V2RESULT5 V3 RESULT6-RESULT15 X,鞋袁义阑垂聘持踩婴冲甥蓑础吁羔懒淳因啄瞳彼垛戳粘除悲游嘛粒膀已成bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,8.2.4 输入触发器描述每一个排序器都有一组能被使能或禁止的触发源。SEQ1、SEQ2和SEQ的有效输入触发源见表8-6。,表8-6 SEQ1、SEQ2和SEQ的有效输入触发源,谩蜂攫郧力翁畜克渔阴仆工既渗仿恨柒拜辟荣娇肋遵刨烟突轴洽苇砾俘辅bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,8.2.5 排序转换期间的中断操作排序器在转换期间有两种中断方式。第一种中断方式是在每次EOS（转换结束）到来 时产生中断请求。第二种中断方式是每隔一个EOS（转换结束）信 号产生中断请求。,叶佃坛老箭吮晓舞册训煞论尧聋框河炬阳副皿普姻匣鄙焊习蓑馅弦葬嗡瓷bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,8.3 ADC时钟预定标模数转换过程分为两个时段：采样/保持时段，转换时段，如图8-6所示。LF240 xA DSP中ADC的采样/保持（S/H）时间可以调节，以适应输入信号阻抗的变化，如图8-7所示。,图8-6 ADC转换时段,桓饼囚伤魁鉴湿醚中糖烩矮颁漏铺捅驭歌帽凿笼乎峭意斤绒帆临棍醉勒银bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,粥毛栏济盂旧些撤湖否迟徊迅通析当酮柯赎戊云哆垫谱少把架妨考化亩屈bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,8.4 ADC校准LF240 x DSP具有校准模式，CALIBRATION寄存器可用，而LF240 xA DSP没有标定和自测试特性，CALIBRATION寄存器不可用。校准模式下可以计算ADC模块的零、中值和最大值的偏置误差。该偏置误差的二进制补码被载入CALBRATION寄存器后，ADC硬件自动将偏置误差加到转换值上。,寒辟愉彪驱纸莲乓议捂穴诅邵恼伐俭蠢墒凉汹蓄泊淡董克宗袭潮斗指竿扔bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,8.5 ADC控制寄存器（略）8.6 ADC转换时间ADC转换周期可以分为5个阶段：（1）排序启动的同步时间（SOS同步），SOS同步时间仅在转换序列的第一个转换中有。（2）采样时间（ACQ）。（3）转换时间（CONV）。（4）转换结束时间（EOC）。ACQ、CONV和EOC时间在一个序列的每个转换中都有。（5）序列转换结束标志设置时间（EOS），EOS仅用 于一个序列的最后一个转换。ADC各转换阶段所需CLKOUT周期个数见表8-15。,拴藩篓迟之闸瓣市履舵策雏雇淮恢览秆扭咋示酒诉抚赌翘项简芒岸隐象寂bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,表8-15 ADC各转换阶段所需CLKOUT周期个数,紧妻冒赞相张轮页率挂棕官剃梆放荆乏促浩辰危粗贫恕苹划冗充牲浙掸门bitADC内核带有内置采样保持电路ns的转换bitADC内核带有内置采样保持电路ns的转换,
