复杂组合逻辑电路的设计.docx

lr,en,c,q);十进制计数器源程序实验四 复杂组合逻辑电路的设计一、实验目的：本次试验利用Verilog硬件语言设计一个数字频率计 电路，掌握采用顶层原理图设计复杂的数字逻辑电路的方法，熟悉原 理图的仿真和信号的检测方法。二、实验要求：1、利用Verilog硬件语言，参考提供的源程序，设计一个带使能端、 清零端输入和进位输出端的十进制计数器；2、利用Verilog硬件语言，参考提供的源程序，设计一个数字频率计控制电路，包含计数器使能信号输出、锁存信号输出和计数器 清除信号输出；"IV3、利用Verilog硬件语言，参考提供的源程序，设计一个四位二进 制锁存器；进行连接，构4、利用原理图编辑方法，将以上设计好的电路 成一个数字频率计电路。Vmodule contl input clk,clr,e output c,q regreg 3:0 q；always (posedge clr or posedge clk) if (clr)q<=0;else if(en)if(q=9)beginq<=0;c<=1;endelsebeginq<=q+1； c<=0;endendmodule频率计信号控制源程序；module t_cont(clk_1hz,en,set,clr);input clk_1hz;output en,set,clr;reg en;wire set,clr; “代、reg en_temp;：,always (posedge clk_1hz)花一、* <=!en;always (negedge clk_1hz)礴 en_temp<=en;assign set=!en & en_temp;assign clr=!(en|en_temp);endmodule四位锁存器源程序module reg4(set,dain,daout);input set;input 3:0 dain;output 3:0 daout;