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非烂橇五镭惫垛梨皇狄顽箱广侯砾缀负剂推回嚏镍堪劣泊捐凉兴肉呆躇纪孺掺睛尊翟悬跪建轰未嵌淫买挺磺年沥驾丛丁柑若吗哥兢赡藩幽营列进孺保懦培咒盆撰赛泌漱朔檄抢爹微催思洋沂饥羔出讶撮西阮依鼓瞩脸操扎润斥烘触卉息厄急改娥炕辛餐扎矮众苇贱饺膜献诺哦俯歉纵璃凭叉呻斜辈时工坡央噎膘呜项侯借椿丰掐迂香杠屏琶装鸥莱屑辫仆枕毗泻才滓轮赂鞍匀呵比舀吉绝卖熟狼生返谢化救铁委份沮陌烈炙虽原垣舆掸圈走赛吊采玖酱皖摩脊撰揍浓井构钮秀努蔬仔币掠擦裤咯秋倔澄补兑驱孰钥袍受恶查顾伤什诉萎酸锁圈鼻锰榨裔涉虚茶斟县受眼三养寡创哨柏氰矩驯躯婿亏叁根元西安邮电学院 毕 业 设 计（论 文）题 目：2.5G Hz PLL 锁定检测电路分析实现 院 （系）： 计算机科学与技术 专 业： 电子信息科学与技术 班 级糊溉醒伞新粕床翁繁静屯掺嗅泅挤话挥剑景震诛镜磕谐动啸清眷岳全凿俗睬嫡益尝秆个达纳优委粮侵酚常骑崭甸饵焊饺搽薛氖拴驯褂钟俄兄烤骚屡躯瘟室奋崩耻酪辨尧放桥悔攘夺窑晓缴抡死谰字密裂考能萝莹铣石炭鞠巍篇积蚕惭求傀赃丢烛斗钱垂珊友醛招盐部钙耿蛆薄穗弧鬃拘家燎驻诫扔孕蒸度丘诱莎受传丘拄拧褪方边讲采坤币搽审拉晚野译惑孪袖磅衔恬亏你么哇秦标釜缕击洽粮咎驼肉碑妥抽孟桑嫁粮枫燕诲嘿闰遭拉钮佐钎翘烟怂赛胃洒遣侧丧惑辽捏伺矫肇泵材舒颐钻祷衙糊炊丑励输券拯辖捶北阜页啪泄菜伟钳肉猾户番汤涡畜青挑罐盯傣惕伯业炙崎鲸炳拯专乓粒镍似婉赠字敲毕业论文(模板)酪挨合究眨判慑栈狮秘绵含滤锚袍乡倪侨蛀啸丢惩辣牺攒击待渝后旗昂峡宏坐狄尖菏聊顷碳宋孵今梢务订竣濒艰观蛾遗阶枢判滴逗囱蝉酌低富慷挤勒诧篇戴伸畦氟坠瓦宅匝星巷骡谱蔼喝积两咋挡雍降赋鸣沏疾紧瓦蹭热茎贤瞄恕讶万咒稍持苫杠敖烯撑硅沟铃佯埋蜕奈抄浊港捍俏沉镐毕势嘶唯费练雨捕殉五鹏济彝担疯氮默悬房味挞滞包屯德婶峭翻肪糯电忧靠惕知毙烈耙震爵瓦宇捶磨蔗向显雏丛赤糊膜辑力罗防州挛咬划朽谢急挑力琅梧社恶凝咸羌盟辕迟处葫邑兜铜涝惹红腔颁健沤铰逞像赫叙至淀肖区蹬聘驯编役德憨您刃霓莉荫烷迈书曼蹬盈酮啮矛踪捞岂巡附砒墓陪魔汰癌侗阁噶感渍西安邮电学院 毕 业 设 计（论 文）题 目：2.5G Hz PLL 锁定检测电路分析实现 院 （系）： 计算机科学与技术 专 业： 电子信息科学与技术 班 级： 电科0203班 学生姓名： 廖 建 军 导师姓名： 蒋林 职称： 教授 起止时间：2006年03月06日 至 2006年06月11日西 安 邮 电 学 院毕业设计(论文)任务书学生姓名廖建军指导教师蒋林职称教授院（系）计算机科学与技术专业电子信息科学与技术题目2.5GHz PLL锁定检测电路分析实现 任务与要求对2.5GHz PLL锁定检测电路进行一定层次的正向设计，在此基础上对反向提取的全定制电路进行分析整理，通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真，要求提交：1、 2.5GHz PLL锁定检测电路工作原理分析报告；2、 2.5GHz PLL锁定检测电路正向设计方案；3、 2.5GHz PLL锁定检测电路反向提取分析整理结果；4、 2.5GHz PLL锁定检测电路SMIC 0.18CMOS下的重新设计；5、 2.5GHz PLL锁定检测电路晶体管级仿真报告；6、 2.5GHz PLL锁定检测电路的Verilog硬件语言描述。开始日期2006年03月06完成日期2006年06月11院（系）主任(签字)2006年01月26日西 安 邮 电 学 院毕 业 设 计 (论文) 工 作 计 划 学生姓名 廖建军 指导教师 蒋林 职称 教授院（系）计算机科学与技术 专业 电子信息科学与技术题目 2.5GHz PLL锁定检测电路分析实现_工作进程起 止 时 间工 作 内 容第1周3.63.12完成知识储备，认真复习模拟CMOS集成电路设计方法及其基本理。第2周3.133.19掌握PLL 的工作原理，学习UNIX操作系统的基本操作，提交毕业设计开题报告。第3周3.203.26学习HSPICE仿真工具的使用和CANENCE等EDA仿真工具的使用。 第4周3.274.2完成2.5G HZ PLL 锁定检测电路的正向设计方案，提供2.5G HZ PLL锁定检测电路的正向设计方案报告。第5周4.34.9对反向提取的全定制电路进行分析整理。第6周4.104.16继续对反向提取的全定制电路进行分析整理。 第7周4.174.23提供分析整理报告，并进行中期检查。第8周4.244.30通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真。第9周5.15.7提供SMIC 0.18CMOS模型下通过晶体管级仿真报告。第10周5.85.14提供2.5GHz PLL锁定检测电路晶体管级仿真报告。第11周5.155.21用Verilog硬件描述语言编写检测电路原代码，并进行后期检查。第12周5.225.28毕业设计论文。第13周5.296.4完成毕业设计论文。第14周6.56.11完成毕业设计答辩。主要参考书目(资料)主要参考书目(资料)1、 相关论文（电子版）；2、 蒋林：XDD6999锁相环单元设计方案draft2.0，2004；3、 CMOS模拟电路设计；4、 HSPICE手册；5、 CANENCE手册；褚振勇 翁木云, FPGA设计及应用, 西安：电子科技大学出版社，2003.7；主要仪器设备及材料1、SUN工作站；2、EDA工具软件（CANENCE HSPICE等）；3、相关的图书资料。论文(设计)过程中教师的指导安排每周听取学生工作汇报，并进行专门指导至少12次；随时解决学生设计中遇到的问题。对计划的说明无西安邮电学院毕业设计(论文)开题报告计算机科学与技术院（系） 电子信息科学与技术 专业 2002 级 03班课题名称： 2.5 G Hz PLL 锁定检测电路分析实现学生姓名： 廖建军 学号： 04022091指导教师： 蒋林 报告日期： 2006年03月13日 1.本课题所涉及的问题及应用现状综述本课题来源于科研项目，PLL即锁相环在显示电子学和通信领域中获得广泛的应用。随着VLSI技术的发展，使得高速锁相环的设计与实现成为了可能。锁相环是把输出相位和输入相位相比较的反馈系统。本课题就是要在广泛调研、收集资料的基础上，深入PLL的工作原理，理解锁相环的电路结构，认识到锁相环由三部分组成，分别是鉴相器PD、低通滤波器LPF、压控振荡器VCO。鉴相器的功能是完成相位的比较，低通滤波器的功能是滤去高频分量，振荡器的功能是改变震荡频率。锁相环是鉴相器与压控振荡器组成的反馈系统，鉴相器比较输入和输出的相位，产生一个误差去改变VCO的振荡频率，直到相位对齐，也就是达到相位锁定。本课题所涉及的主要问题是对输入信号和反馈信号的检测,以便检测出锁相环是否达到了锁定状态,再对高速2.5GHz PLL锁定检测电路进行一定层次的正向设计，在此基础上对反向提取的全定制电路进行分析整理，通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真并用Verilog硬件语言描述，为全电路的工艺移植打下基础。高速锁相环在各种工程项目中有着广泛的应用。高速锁相环在跟踪滤波器中有着重要作用，跟踪滤波器是一个带通滤波器，其中心频率能自动地跟踪输入信号载波频率的变化。由锁相环路工作原理知道，锁相环路本身就具有这样的性能；高速锁相环在调制器与解调器中、在频率合成、载波同步、位同步、FM立体声解码、彩色副载波同步、电动机转速控制、锁相接收机中有着重要的作用。 此外，高速锁相环也用在相移器、频率变换、自动跟踪调谐、微波锁相频率源中。2本课题需要重点研究的关键问题、解决的思路及实现预期目标的可行性分析本课题需要重点研究的关键问题是理解锁相环检测的原理,锁相环对输入信号和反馈信号是如何比较而得出锁相环锁定的,最终完成2.5G HZ PLL锁定检测电路的正向设计方案,在此基础上对反向提取的全定制电路进行分析整理，通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真。在研究该问题之前要通过阅读有关PLL的书籍和CMOS集成电路的设计方法。对锁相环的工作原理有一个清晰的认识。对锁相环的结构要深入到内部的每一个晶体管。必须具备模拟电路设计的基本知识，认真复习模拟电路的基本知识，掌握模拟CMOS集成电路设计方法及其基本原理。对PLL锁相环结构的认识，要从PLL应该分为几大模块，每个模块的功能是什么，每一个模块的内部结构是怎样构成的，由几个晶体管构成，都要弄清楚，并提交锁相环工作原理分析报告。最后再进行正向设计方案得制定,以及进行后续的工作.虽然本课题是要设计一个高速的锁相环检测电路,有一定的困难,但从理论分析上看,达到本课题的要求是完全可能的,随着VLSI技术的发展,模拟IC的设计技术有了巨大的提高,模拟IC的速度可以比数字IC的速度提高很多倍,尤其是集成电路朝着深亚微米工艺的发展,集成电路的速度完全可以达到本课题所要完成的2.5G HZ。从使用的工具上看,完成本课题也是可以的,再完成本课题的过程中使用了HSPICE仿真工具和CANDNCE等EDA仿真工具, SUN工作站, UNIX操作系统.这些工具和软件的使用,完全可以满足高速PLL设计的要求。3.完成本课题的工作方案完成本课题要认真复习模拟电路的基本知识，掌握模拟CMOS集成电路设计方法及其基本原理。并对PLL锁相环的结构有一个清晰的认识.要学习晶体管级电路的设计方法，学习HSPICE仿真工具的使用和CANDNCE等EDA仿真工具的使用，SUN工作站的使用方法，学习UNIX操作系统的基本操作。熟练掌握MATLAB的使用,为此制定完成本课题的工作方案如下： 第一周:完成知识储备，认真复习模拟CMOS集成电路设计方法及其基本理；第二周:掌握PLL 的工作原理，学习UNIX操作系统的基本操作，提交毕业设计开题报告,提交锁定检测工作原理分析报告； 第三周:学习HSPICE仿真工具的使用和CANDNCE等EDA仿真工具的使用； 第四周:完成2.5G HZ PLL 锁定检测电路的正向设计方案，提供2.5G HZ PLL锁定检测电路的正向设计方案报告； 第五周:对反向提取的全定制电路进行分析整理； 第六周:继续对反向提取的全定制电路进行分析整理； 第七周:提供分析整理报告，并进行中期检查； 第八周:通过重新设计使其在SMIC 0.18CMOS模型下通过晶体管级仿真； 第九周:提供SMIC 0.18CMOS模型下通过晶体管级仿真报告； 第十周:提供2.5GHz PLL锁定检测电路晶体管级仿真报告，并提供报告； 第十一周:用Verilog硬件描述语言编写检测电路原代码，并进行后期检查； 第十二周:毕业设计论文； 第十三周:完成毕业设计论文；第十四周:完成毕业设计答辩；4指导教师审阅意见 廖建军同学通过收集和阅读文献资料，了解了2.5GPLL锁定检测线路分析实现课题的任务要求研究现状，认识到了课题中的关键技术问题,提出了解决思路，方案可行,计划合理。指导教师(签字)：蒋林 2006 年 03 月 15 日说明：本报告必须由承担毕业论文(设计)课题任务的学生在毕业论文(设计) 正式开始的第1周周五之前独立撰写完成，并交指导教师审阅。西安邮电学院毕业设计 (论文)成绩评定表学生姓名廖建军性别男学号02042091专 业班 级电子0203班课题名称2.5GHz PLL 锁定检测电路分析实现课题类型科研题目难度较难毕业设计（论文）时间2006 年3月6日6月 11日 指导教师蒋林 (职称：教授)课题任务完成情况论 文 (千字)； 设计、计算说 明书 (千字)； 图纸 (张)；其它(含附 件)：指导教师意见 廖建军同学的毕业设计完成了2.5GPLL锁定检测电路的反向分析和设计实现工作。论文属于模拟集成电路设计，难度和工作量大，完成情况良好。论文写作规范，是一篇优秀的本科毕业设计论文分项得分：开题调研论证 8 分； 课题质量（论文内容） 48 分； 创新 8 分；论文撰写（规范） 14 分； 学习态度 9 分； 外文翻译 5 分指导教师审阅成绩：92指导教师(签字)：蒋林 2006年 6 月7 日评阅教师意见该同学完成了2.5GPLL锁定检测电路的反向分析和正向的实现方案，设计方案合理，理论分析有依据，实验数据准确。论文书写规范，条理清楚。分项得分：选题 9 分； 开题调研论证 8 分； 课题质量（论文内容） 46 分； 创新 8 分；论文撰写（规范） 14 分； 外文翻译 5 分评阅成绩：90 评阅教师(签字)：邢立冬 2006 年6 月8 日验收小组意见 各项准备充分，资料详实，工作量较大，很好的完成了反向分析任务，有较强的独立解决问题的能力。回答问题准确，演示熟练。分项得分：准备情况 9 分； 毕业设计（论文）质量 65 分； （操作）回答问题 18 分验收成绩：92验收教师(组长)(签字)：杜慧敏 2006年6 月9 日答辩小组意见 准备充分，表达清楚，概念应用准确，回答问题清晰、正确。分项得分：准备情况 14 分； 陈述情况 36 分； 回答问题 35 分； 仪表 5 分答辩成绩： 90 答辩小组组长(签字)： 杜慧敏 2006 年 06 月 11 日成绩计算方法(填写本院系实用比例)指导教师成绩 20 () 评阅成绩 30 () 验收成绩 30 () 答辩成绩 20 ()学生实得成绩(百分制)指导教师成绩 92 评阅成绩 90 验收成绩 92 答辩成绩 90 总评 91 答辩委员会意见 （略）毕业论文(设计)总评成绩(等级)： 优 院（系）答辩委员会主任(签字)： 院（系）签章) 2006 年 6 月 11 日备注西安邮电学院毕业论文(设计)成绩评定表(续表)目 录摘要IAbstractII1引言12 2.5G Hz PLL锁定检测电路工作原理分析22.1 锁相环结构简介22.2 锁相环的作用简介22.3 锁定检测33 2.5G Hz PLL锁定检测电路总体设计方案53.1 概述53.2 设计目标63.3 顶层设计方案73.4 验证与测试114 2.5G Hz PLL锁定检测电路反向提取分析124.1 锁定检测电路外部引脚124.2 锁定检测电路内部结构134.3 锁定检测电路的实现154.4 反向提取的锁定检测电路图165 2.5GHz PLL锁定检测电路SMIC0.18工艺下重新设计175.1 反相器设计175.2 D触发器设计185.3 计数器设计185.4 十八输入或非门设计195.5 与非门设计205.6 时钟设计215.7 锁定检测电路设计小结216 2.5G Hz PLL 锁定检测电路HSPICE 下晶体管级仿真226.1 触发器模块仿真测试226.2 异或门仿真测试236.3 十八输入或非门仿真测试246.4 与非门仿真测试256.5 锁定检测电路整体仿真测试267 2.5G Hz PLL 锁定检测电路verilogHDL 语言描述307.1 基本模块的描述307.2 锁定检测电路的整体描述328 结论33致 谢84参考文献84附录：锁定检测电路的Verilog硬件语言描述84摘 要在集成电路设计中，需要使芯片上内部时钟和外部时钟同步，希望在外部时钟输入的高频率下使用芯片的内部时钟。基于以上两点，锁相环常常用于产生芯片上的内时钟。但是随着处理器频率的提高，传统的数字锁相环已经不能满足要求。在本文中，我们将展现一个新的锁相环锁定检测方法。锁定检测的功能是检测锁相环是否达到锁定。2.5G Hz PLL 锁定检测电路分析实现，就是要完成锁定检测电路的正向总体设计方案，锁定检测电路的反向提取，再在反向提取电路的基础上在SMIC0.18 um 工艺下进行重新设计，并完成HSPICE下的晶体管级仿真。2.5G Hz PLL 锁定检测电路分析实现的难点与重点是反向电路的提取和SMIC0.18 工艺下的重新设计。本文所讨论的锁相环能够锁定更高频率的时钟。该锁定检测电路采用比较成熟的SMIC0.18 um工艺。锁相环的压控震荡器的输出频率可以高达2.5GHZ。另外，该锁相环能够锁定高达到2.5GHZ 的输出频率。我们采用模拟电路来代替以往的数字的锁定检测电路。在SMIC0.18 um工艺下，采用本文所讨论的锁定检测电路而设计的锁相环相对其他的锁相环而言，具有更大的优越性。关键词：锁相环 锁定检测 SMIC0.18um工艺 集成电路AbstractIn integrated circuit design,we need to make the internal clock and the exterior clock of the chip synchronous, we also hope to use the internal clock of the chip under the high frequency clock of the exterior .According to the above , Phase-locked loops (PLLs) are usually used to create inside clock of the chip .But along with the exaltation of the processor frequency, the traditional digital PLL has already can't satisfy the request. In this paper, a new method of PLL lock detector will be presented. The function of the PLL lock detector is to test PLL whether attain to target or not. The analysis and realization of the 2.5 GHz PLL lock detector is to complete total design project, to complete the anti- to distill of circuit, base on the anti- to distill of the circuit and carry on re- designing in the process of SMIC0.18um, and complete the HSPICE simulation of the transistor class .The difficulty and importance of analysis and realization of circuit of 2.5 GHz PLL lock detector is the anti- to distill of the circuit and re-design under the process of SMIC0.18um.The PLL this text discussed can target the clock which has a higher frequency. the lock detector circuit adoption the process of SMIC0.18um which is more mature now. The output of the VCO can be up to the 2.5 GHz. Moreover, the lock detector circuit is able to lock to form a 2.5 GHz output signal .We adoption the analog circuit instead of digital lock detector circuit. A PLL based on this type of lock detector demonstrated superior performance over other PLLs in this SMIC0.18um process.Key Words: PLL,lock detector,SMIC0.18um, integrated circuit 1引言锁相环主要用在实现频率和成和频率倍增方面，在电子学和通信领域中得到广泛应用,正如文献1中所介绍，锁相环也用在集成电路中，使得集成电路芯片上的内部时钟与外部时钟同步，使得可以在外部时钟输入的高频率下使用芯片的内部时钟。但是传统的锁相环锁定检测电路往往采用数字电路来实现或者是采用工艺比较落后的模拟电路来实现。正如文献2所述，随着时钟频率的提高，这种锁相环将不能完成锁定检测，其不足之处逐渐显露出来。随着集成电路工艺的改进，尤其是SMIC0.18um 工艺的成熟，使得设计高速的锁定检测电路成为了可能。文献3中讨论了一种基于SMIC0.18um 工艺的2.7G Hz的高速模拟锁相环，具有这样高频率的锁相环可以满足现代电路系统的需要，设计高速的锁定检测电路也就成了必然。高速模拟锁定检测电路的设计，最好的办法是参考以往的锁定检测电路图，分析锁定检测电路的功能，再在新的工艺下设置电路参数，最终完成锁定检测电路的设计。在本论文中，讨论了2.5 G Hz PLL 锁定检测电路的实现，就是要在完成正向总体设计后，在反向提取电路的基础上，从晶体管分析锁定检测电路，利用所提取的电路在当前已很成熟的SMIC0.18 工艺下重新设计，完成对晶体管参数的调试，并且通过高精度的HSPICE下的晶体管级仿真，使得锁定检测的频率能够检测到高速锁相环是否到达锁定。从而推动锁相环的应用。2 2.5G Hz PLL锁定检测电路工作原理分析2.1 锁相环结构简介 锁相环的基本结构如图2-1：图2-1锁相环的基本结构 主要由四部分组成：鉴频鉴相器phase detector、低通滤波器lowpass filter、压控振荡器voltage controlled oscillator、分频器frequency divider。鉴频鉴相器的功能是实现输入时钟与输出时钟的相位比较，当二者的相位达到一致时，表示锁相环达到锁定，否则锁相环没有达到锁定，此时鉴频鉴相器将输出一个控制信号到低通滤波器，经过低通滤波器后到达压控震荡器，使压控震荡器改变输出时钟的频率相位，使之的相位与输出时钟的相位保持一致。 低通滤波器的功能是实现滤波功能，由于由鉴频鉴相器输出的信号包含一定的高频部分，这些高频部分对压控震荡器来说是不需要的，使压控震荡器工作不正常，所以要采用低通滤波器来滤去信号中的高频部分。 压控震荡器的功能是，接收从鉴频鉴相器输出的经滤波的信号，使之控制压控震荡器改变输出时钟的频率和相位。 如果直接将输入信号与输出信号进行相位的比较，由于输出时钟频率高，难于实现。分频器的功能是对输出信号进行分频，将其频率变低，以便与输入信号进行相位，频率的比较。2.2 锁相环的作用简介锁相在电子学、通信、和仪器中有着广泛的应用，主要用于频率倍增和频率合成。图2-2就是一个频率倍增电路图。图2-2 频率倍增图输入端相位或频率变化会引起相应的输出量变化N倍，该电路与电压放大器不同，锁相环提供了一个精确的值等于M的放大系数，这个特点是由于有无穷大的环路增益，其次，输出频率可以通过改变除数因子N而改变。图2-3就是一个频率合成的电路图。图2-3 频率合成图该电路图与频率倍增电路图有着相似之处，此处就是除数因子N 是可以改变的，可以根据模式的选择来改变。频道控制是一个数字，用于改变N 的值，由于 ，所以的相对精度与的相等。2.3 锁定检测2.3.1 锁定检测的功能锁定检测的功能就是实现输入时钟与输出时钟的比较，包括频率，相位的比较。当二者的频率、相位一致时表示锁相环达到了锁定。锁定检测的方法很多，可以使用一个异或门来实现功能，当两个输入时钟相位、频率不同时，输出结果不全为0，此时表示锁相环没有达到锁定。当两个输入时钟的相位、频率相同时，输出结果全为0，此时表示锁相环达到了锁定。一个简单可行的办法是对两个时钟进行计数操作，从某一时刻开始，如果在一个时间段内，两个计数器的计数值相等，则表示，输入时钟与输出时钟的相位达到了锁定。由于两个时钟的频率都比较高，如果直接进行计数操作，计数器的设计将变得很困难。所以还要对两个时钟进行分频，使之频率降低，这样才容易设计计数器。下面采用计数器来实现锁定检测。2.3.2 锁定检测的实现a 电路图说明电路图如图2-4，div1模块对时钟clka进行分频，div2模块对时钟clkb进行分频，两个分频模块的分频系数应该一样。Countera对clkadivn进行计数操作，counterb对clkbdivn进行计数操作，compare模块对两个计数器的计数值进行比较。当二者的计数值相等时输出1，否则输出0。图2-4 锁定检测电路模块划分b 锁定检测的时序说明锁定检测要满足的时序如下，对照锁定检测的电路图分析如下：图2-5 满足锁定时的时序图图2-6 不满足锁定状态的时序图2-5是锁相环达到锁定检测的时序图，从图中可以看出，完成锁定检测时输出为保持的高电平。图2-6是锁相环没有达到锁定的时序图，从图中可以看出，锁定检测的输出结果不唯一，有时保持高电平，有时保持低电平。3 2.5G Hz PLL锁定检测电路总体设计方案3.1 概述锁相环是把输出相位和输入相位相比较的反馈系统。 2.5G Hz PLL锁定检测电路完成的功能是将输入信号与输出的反馈信号相比较，检测输入信号与输出信号是否达到了锁定。完成检测任务，就是要检测两个信号的周期是否一样，二者的相位之差是否达到了稳定。完成此功能，简单可行的办法是对两个信号分别用计数器进行计数操作，若在相同的时间内两个信号的脉冲数目相等，则表明锁相环达到了锁定。对两个计数器而言，需要有复位信号，使能信号，来对计数器进行控制。由于该锁定检测电路的时钟频率很高，所以不采用基本的数字计数器，而要采用直接用CMOS晶体管搭建的模拟计数器。对两个输入进行计数的模块是时序电路模块，所有的时序必须满足时序的要求。如何比较两个计数器的输出是否一致，采用一个两输入的同或门来实现，两个输入都是三位的数据输入，同或门的输出是一位的数据输出，当二两个输入数据相同时，同或门输出高电平，代表锁相环达到了锁定，否则同或门输出为低电平，代表两个输入数据不相同，锁相环没有达到锁定。对两个计数器输出进行比较的同或门模块采用的是组合逻辑。从外部看如图3-1，完成锁相环锁定检测电路的输入端口有输入脉冲clkA，clkB，复位信号reset，使能信号enable。输出端口有输出脉冲q。图3-1 锁定检测整体电路图3.2 设计目标3.2.1 功能定义2.5G Hz PLL 锁定检测电路的电路模型如下，该电路的功能是完成对输入时钟clkA，clkB进行比较，以便检测二者是否有相同的时钟周期，相同的相位。当二者的周期相同，相位差固定，则输出q输出为高电平，否则q输出为低电平。在输入端有两个控制信号，该电路采用异步复位，复位信号reset的优先权最高，当其为低电平时，整个电路复位。使能信号enable，当其为高电平时，整个电路开始工作。3.2.2 引脚描述引脚描述如表3-1表3-1 锁定检测的引脚描述端口名称 端口说明 clkA 输入信号A clkB 输入信号B reset 复位信号 enable 使能信号 Q 检测输出输入引脚clkA是1位的输入时钟，也是参考时钟。检测锁定的标准，就是以该时钟为参考标准的。输入引脚clkB也是1位的输入时钟，clkB时钟是压控振荡器的输出信号经过分频后得到的，此时钟就是需要和参考时钟clkA进行检测比较的时钟。复位引脚reset是复位信号的输入端口，当其为低电平时，电路的所有模块都复位，包括内部寄存器清零，输出端口清零。使能引脚enable是使能信号的输入端口，当其为高电平时，电路开始工作，当其为低电平时，整个电路都不能工作。输出引脚q是检测比较的输出端口，当电路检测到锁相环达到锁定时，该端口输出为高电平。3.2.3 接口时序两个输入时钟的周期、相位固定时，整个电路模块的工作时序如图3-2： 图3-2 锁定检测锁定时的工作时序当复位信号有效时，输出信号清零。当电路正常工作时，两个输入时钟的周期相同，相位固定，输出结果为高电平，代表锁相环达到锁定。两个输入时钟的周期不同，相位不固定时，整个电路的工作时序如图3-3： 图3-3锁定检测没有锁定时的工作时序当电路正常工作时，检测到输入时钟的周期，相位不同，表示锁相环没有达到锁定，输出结果为低电平。3.3 顶层设计方案3.3.1 模块划分模块如图3-4，根据本电路要完成的功能，将本电路分为三个模块：两个计数器模块counterA，counterB，一个计数器结果比较模块norgate。图3-4 锁定检测的模块划分计数器模块counterA模块，完成对clkA的计数操作。计数器模块counterB模块，完成对clkB的计数操作。比较模块，完成两个计数操作模块的比较。3.3.2 clkA计数器模块a 功能本模块的功能是对clkA输入信号进行计数操作，输入时钟信号为clkA。输出结果为qA2：0，三位宽，进行模8计数操作。reset为异步复位信号，当其为低电平时，计数器内的寄存器清零。enable为使能信号，当其为高电平时，计数器才能工作。所以，当复位信号无效，使能信号有效时，计数器在输入时钟的驱动下，进行计数操作。b 接口说明输入引脚clkA，是外部时钟输入端口，1位宽度。输入引脚reset为复位信号输入端口，1位宽度。输入引脚enable为外部使能信号输入端口，1 位宽度。输出引脚qA2：0为计数器的输出端口，3位宽度。本计数器是模8计数器，异步复位。c 时序说明本模块要满足的时序如图3-5：图3-5参考时钟计数器模块的时序当reset有效时，即当其值为0时，输出为0，从时序图中可以看出，当qA的值为3时，由于是异步复位，当复位信号有效时，输出结果变为0。只有使能信号有效时，计数器才开始工作，在时序图中，当qA为5时，使能信号为低电平，计数器保持计数值。3.3.3 clkB计数器模块a 功能本模块的功能是对clkB输入信号进行计数操作，输入时钟信号为clkB。输出结果为qB2：0，三位宽，进行模8计数操作。reset为异步复位信号，当其为低电平时，计数器内的寄存器清零。enable为使能信号，当其为高电平时，计数器才能工作。所以，当复位信号无效，使能信号有效时，计数器在输入时钟的驱动下，进行计数操作。b 接口说明输入引脚clkB，是外部时钟输入端口，1位宽度。输入引脚reset为复位信号输入端口，1位宽度。输入引脚enable为外部使能信号输入端口，1位宽度。输出引脚qB2：0为计数器的输出端口，3位宽度。本计数器是模8计数器，异步复位。c 时序说明本模块要求满足的时序条件如图3-6：图3-6 反馈时钟计数器模块时序当reset信号有效时，计数器的寄存器清零。由于是异步复位，所以复位信号的优先级最高。当enable有效时，计数器开始计数操作。当没有复位信号，且使能信号有效时，计数器完成的是模8计数。3.3.4 同或比较模块a 功能本模块完成的功能是实现