自动布局布线.ppt

自动布局布线,典型流程,系统功能,不满足,系统规划满足,功能 不正确,系统结构,不合理,时序 不满足,动态仿真正确,功能正确,典型流程,Matlab,Modelsim,Questasim,Muxplus II,Design Compiler,Astro，Encounter,数字VLSI 流程,Matlab,Spectre,Virtuoso,laker,Calibre,模拟IC 流程,主要内容,自动布局布线基本概念自动布局布线工具介绍Astro布局布线流程,assign mux_out=!mux_control,翻译,映射,setup/hold,建立（setup）时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。保持（hold）时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。裕度（slack）：是时序要求与实际时序之间的差值，反映了时序是否满足要求。裕度为正，满足要求；反之不满足。裕度要求的时间-实际的时间,data,clk,自动布局布线基本概念,版图，GDS，GDS II（Graphic Data System）,用来控制集成电路光掩膜绘制。自动布局+自动布线=画完版图,网表文件,FAHDLX U1_5(.A(A5),.B(B5),.CI(carry_5_),.CO(carry_6_),.S(SUM5);FAHDLX U1_4(.A(A4),.B(B4),.CI(carry_4_),.CO(carry_5_),.S(SUM4);FAHDLX U1_3(.A(A3),.B(B3),.CI(carry_3_),.CO(carry_4_),.S(SUM3);AND2HDLX U1(.A(A0),.B(B0),.Z(carry_1_);XOR2HDLX U2(.A(B0),.B(A0),.Z(SUM0);,自动布局布线工具Astro介绍,Astro是Synopsys公司开发的一种基于标准单元的版图自动生成工具，通过调用标准单元库中的门单元进行自动布局布线完成版图设计，其前身是Avanti公司（2002年被Synopsys公司收购）的Apollo。2007年以后软件叫ICC。,Astro特点,Astro能够使设计得到更快收敛。Astro强调设计过程中的超深亚微米效应，在整个设计过程中考虑了所有的物理效应。具有很好的时钟树综合机制，能够提高时钟频率，完成高性能电路的设计。通过布局控制和早期对时序和拥塞的预估，可以提高产品率。能够通过遵循最新、最先进的制造工艺规则来提高设计的可靠性。能自动处理天线效应修复、孔优化、金属填充物添加、宽铝开槽等。高性能的算法及分布式的布线能力大大缩短了设计周期。,自动布局布线流程,数据输入,工艺库文件-是Foundry或IP提供商提供的各种库（标准单元库、IO库、SRAM库和IP库）和工艺文件。网站下载设计文件网表文件（DC综合得到）和时序约束文件(SDC格式，DC综合得到)。管脚排列文件（TDF格式）-手动编写。,IO管脚排列文件,定义芯片的IO管脚顺序之外，还要插入一些特殊的IO单元，如各种类型的电源IO、地IO和Corner IO。,/插入给Core供电的电源IO（PVDD1W）和地IO（PVSS1W）insertPad VDD PVDD1W VDD VDDinsertPad VSS PVSS1W VSS VSS/插入给IO供电的电源IO（PVDD2W）和地IO（PVSS2W）dbCreateCellInst(geGetEditCell)PVDD2W VDD33 0 No(0 0)design_indbCreateCellInst(geGetEditCell)PVSS2W VSS33 0 No(0 0)design_in/插入Corner dbCreateCellInst(geGetEditCell)PCORNERW CORNER1 0 No(0 0)design_in/卸载原来的IO顺序定义tdfPurgePadConstr/定义四个Corner IO的位置pad CORNER1 Bottom/定义芯片下面一排IO管脚位置顺序，从左到右依次定义pad PLBI18N_HostAddr7 bottom 1./定义芯片右面一排IO管脚顺序，从下到上依次定义pad PLBI16N_TestMode0 right 1.,工具启动,source/opt/demo/synopsys.envastro_shell&,工具界面,命令输入,创建设计库,cmCreateLibsetFormField Create Library Library Name 设计库名setFormField Create Library Technology File Name 工艺文件名称setFormField Create Library Set Case Sensitive 1formOK Create Library,创建设计库,设计文件导入,设计文件导入,auVerilogToCellsetFormField Verilog To Cell Library Name 设计库名setFormField Verilog To Cell Verilog File Name Verilog网表文件名setFormField Verilog To Cell Output Cell Name 输出的设计单元名setFormField Verilog To Cell Top Module Name Verilog网表文件中最顶层的模块名formButton Verilog To Cell refLibOptionssetFormField Verilog To Cell Reference Library 参考库1formButton Verilog To Cell addsetFormField Verilog To Cell Reference Library 参考库2formButton Verilog To Cell addsubFormHide Verilog To Cell 2formButton Verilog To Cell globalNetOptionssetFormField Verilog To Cell Net Name VDDsetFormField Verilog To Cell Port Pattern VDDformButton Verilog To Cell applysetFormField Verilog To Cell Net Name VSSsetFormField Verilog To Cell Port Pattern VSSformButton Verilog To Cell applysubFormHide Verilog To Cell 1formOK Verilog To Cell“,打开设计单元（Cell）,geOpenCell/打开设计单元setFormField Open Cell Cell Na me design_in formOK Open Cell,布局规划,布局规划主要是确定芯片的尺寸、模块的位置、标准单元的排列形式、IO单元及宏单元的位置放置、电源和地线的分布等。,布局规划流程,整体规划,电源/底线规划,加Pad Filler,1.装载IO管脚排列文件,2.芯片面积、标准单元布局方式的选择,3.宏单元放置,1.将标准单元、IO单元和宏单元的电源、地端口与电源线、地线相连。,2.在核(Core)和IO单元之间加入电源/地环(ring)。,加布局障碍,3.加Strap。,4.将芯片的Ring连接到电源/地IO的电源、地端口。,整体规划装载IO管脚排列文件,axgLoadTDFsetFormField Load TDF File Cell Name design_insetFormField Load TDF File TDF File Name./data/iocons.tdfformOK Load TDF File,整体规划标准单元布局,芯片面积受两方面因素决定，一个是IO单元的个数，另一个是标准单元和宏单元（SRAM和IP）的数量。pad限制的设计(pad Limited Design)。core限制的设计(core Limited Design)。,整体规划标准单元布局,IO PAD,Core,Corner,整体规划标准单元布局,在设计窗口中选择Design Setup-setup floorplan,整体规划标准单元布局,axgPlannersetFormField Floor Planning Row/Core Ratio 1setFormField Floor Planning Double Back 1setFormField Floor Planning Start from first row 1setFormField Floor Planning Flip first row 1setFormField Floor Planning Core To Left 100setFormField Floor Planning Core To Bottom 100setFormField Floor Planning Core To Right 100setFormField Floor Planning Core To Top 100formOK Floor Planning,整体规划宏单元放置,宏单元的放置一般通过手工进行。单机选中相应的宏单元，然后选择设计窗口中的Modify,整体规划宏单元放置,gePointSelect/选中宏单元addPoint 1(699.105000 3040.105000)geMove/移动setFormField Move Snap YaddPoint 1(638.390000 2964.210000)/坐标点addPoint 1(638.390000 783.560000)setFormField Move Snap XaddPoint 1(709.225000 884.750000)addPoint 1(1017.855000 884.750000)formCancel Move,电源地线规划,电源/地线网络分布在整个芯片，为设计的每一个单元提供稳定的电压，它的设计的好坏直接关系到芯片的性能。一个完整的电源/地网络的设计应该包括电压降（lR Drop）和电迁移（EM，Electromigration）的考虑。,电源地线规划,将标准单元、IO单元和宏单元的电源、地端口与电源线、地线相连。在设计窗口中选择Pre Route-Connect Ports to P/G,电源地线规划,aprPGConnect/将标准单元、IO单元和宏单元的电源端口与电源线相连setFormField Connect/Disconnect PG Net Name VDDsetFormField Connect/Disconnect PG Port Pattern VDDformOK Connect/Disconnect PGaprPGConnect/将标准单元、IO单元和宏单元的地端口与地线相连setFormField Connect/Disconnect PG Net Name GNDsetFormField Connect/Disconnect PG Port Pattern GNDsetFormField Connect/Disconnect PG Net Type GroundformOK Connect/Disconnect PG,电源地线规划,在核（Core）和IO单元之间加入电源/地环（ring），它是连接内部电源/地和电源/地IO的纽带。电源/地环上的电流是最大的，因此它的线宽也最大。在设计窗口中选择PreRoute-Rectangular,电源地线规划,axgCreateRectangularRingssetFormField Create Rectangular Rings Net Name(s)VDD,VSSsetFormField Create Rectangular Rings Left 2setFormField Create Rectangular Rings Right 2setFormField Create Rectangular Rings Bottom 2setFormField Create Rectangular Rings Top 2setFormField Create Rectangular Rings L-Width 15setFormField Create Rectangular Rings R-Width 15setFormField Create Rectangular Rings B-Width 15setFormField Create Rectangular Rings T-Width 15setFormField Create Rectangular Rings L-Layer 66setFormField Create Rectangular Rings R-Layer 66setFormField Create Rectangular Rings B-Layer 66setFormField Create Rectangular Rings T-Layer 66formOk Create Rectangular Rings,电源地线规划,加Strap。为了减小到达晶体管上的电压降，除了在芯片的周围加环外，还应加一些较宽的垂直贯穿于整个芯片的Strap。在设计窗口中选择Pre Route-Straps。,Strap,加Pad Filler,加Pad Filler是为了填充IO单元与IO单元之间的间隙，使IO连在一起。在设计窗口中选择PostPlace-Add Pad Fillers 在Filler栏填写Filler单元名称时要注意填写顺序，要求宽度大的填在前面。,加Pad Filler,axgAddPadFillersetFormField Add Pad Filler Filler PFILL50W,PFILL22W,PFILL20W,PFILL10W,PFILL5W,PFILL2W,PFILL1W,PFILL01W,PFILL001WsetFormField Add Pad Filler Overlap Filler PFILL01W,PFILL001WsetFormField Add Pad Filler Filler Name Identifier(optional)fill_padformOK Add Pad Filler,加布局障碍,在每个宏单元四周添加布局障碍便于留出足够的布线空间给宏单元的端口布线。在设计窗口中选择PrePlace-Create Hard Blockage。,加布局障碍,布局障碍,布局,布局(Placement)是确定设计中每个标准单元位置的过程。一个合理的布局要求每个标准单元都放在有效的位置上，并且标准单元间没有重叠。布局的好坏不仅影响了芯片的面积，而且对芯片的性能、布通率及整个后端设计的时间也有很大的影响。,布局流程,布局流程装载时序约束文件,时序约束文件（.sdc）主要定义了芯片的工作时钟频率，时钟歪斜，抖动等，以及输入输出延时，输入输出端的驱动能力。,布局流程装载时序约束文件,在设计窗口中选择Timing-Load SDC，在弹出的窗口中选择要读入的时序约束文件，其他选项缺省，相应的脚本文件为：ataLoadSDCsetFormField Load SDC File SDC File Name“dacpad.sdcformOK Load SDC File,布局流程时序设置,在设计窗口中选择Timing-Timing Setup，在弹出的窗口中进行用于静态时序分析的选项设置。,布局流程时序设置,其脚本为：atTimingSetupatTimingSetupGoto OptimizationatCmdSetField Optimization Max Transition 80atCmdSetField Optimization Max Capacitance 80atCmdSetOptModelatTimingSetupGoto ParasiticsatCmdSetField Parasitic Model Operating Conditions max minatCmdSetField Parasitic Model Temperature Min 0atCmdSetField Parasitic Model Temperature Max 125atCmdSetParaModelatTimingSetupHide,布局流程布局选项设置,在设计窗口中选择InPlace-Placement Common Options，在弹出菜单的“Optimiaztion Mode”一栏中选择“Congestion”和“Timing”，表示选用时序和拥塞共同驱动的布局。其他选项可以缺省。,相应脚本为：astPlaceOptionssetFormField AstroPlace Options Timing Driven 1setToggleField AstroPlace Options No Cells Under Mx M3 1formOK AstroPlace Options,布局流程布局选项设置,预布局阶段主要是对高扇出网线进行优化。在设计窗口中选择InPlace-Auto Place，然后在弹出窗口的“Stage”一栏选择“Pre-place”，并点击菜单中的“Detail Options”按钮，菜单将加长，在“Pre-Place optimization”一栏中选择“Cell Down Size”，其他选项缺省,布局流程预布局及时序分析,预布局完成后，进行静态时序分析，在设计窗口中选择Timing-Timing Report,选择窗口中的“Max Trans”、“Max Cap”、“Show Historgram”选项，表示在时序分析报告中除了报告建立时间的最糟糕的一条路径延时和维持时间的最糟糕的一条路径延时值外，还报告违反最大跳变时间（Max transition）和最大负载电容（Max capacitance）的门单元，其余选项缺省。,布局流程预布局及时序分析,布局流程预布局及时序分析,astAutoPlace/预布局setFormField Auto Place In Place Optimization 0setFormField Auto Place Post Place Optimization 0formButton Auto Place detailOptionsetFormField Auto Place Cell Down Size 1formOK Auto Place,布局流程预布局及时序分析,astReportTiming/预布局后的时序分析setFormField Report Timing Report Max Trans 1setFormField Report Timing Report Max Cap 1setFormField Report Timing Print Histogram 1setFormField Report Timing Output To FilesetFormField Report Timing File Name preplace.timingformOK Report Timing,布局流程预布局及时序分析,布局阶段用来实现标准单元的位置放置。在设计窗口中选择InPlace-Auto Place，然后在弹出窗口的“Stage”一栏选择“In-Pace”，在“Placer Options”一栏选择“Prevent Crosstalk”，其余选项缺省。脚本为：astAutoPlace setFormField Auto Place In Place Optimization 1setFormField Auto Place Pre Place Optimization 0setFormField Auto Place Place Prevent Xtalk 1formOK Auto Place 局完成后，同样还要进行静态时序分析，分析是否存在违反建立时间（Setup time）的关键路径，如果存在违反的话，检查时序约束文件、时序设置或布局规划是否存在问题。,布局流程布局及时序分析,在Astro的帮助文档中称布局后第一次时序优化为PP1。在设计窗口中选择InPlace-Auto Place，然后在弹出窗口的“Stage”一栏选择“Post-Pace”，在“Post-Placer Options”一栏选择“Prevent Crosstalk”，其余选项缺省。脚本如下：astAutoPlacesetFormField Auto Place In Place Optimization 0setFormField Auto Place Post Place Optimization 1setFormField Auto Place Use Global Route 1setFormField Auto Place Opt Prevent Xtalk 1formOK Auto Place 保证不能存在违反建立时间的路径，但可以存在违反维持时间（Hold time）的路径。,布局流程布局后第一次优化,时钟树综合的主要目的是减小时钟偏差。时钟偏差是指从时钟源点（Source）到各时钟汇点（Sink）的最大延时时间的差值。,时钟树综合,时钟树综合发生在布局之后布线之前，这时每个单元的位置都确定下来，电源/地已预布线，关键时序路径上的单元也已被优化，不存在建立时间上的时序违反，但是还没有在时钟网络中插入时钟缓冲器。,时钟树综合,时钟树综合前，首先要设置时钟树选项。这些选项包括环境(最好、最坏及典型)、时钟偏差类型(全局时钟偏差、局部时钟偏差及有用时钟偏差)、优化程度、时钟定义、时钟缓冲器及倒相器定义、时钟树结构和时钟树优化方式以及目标的设置。在设计窗口中选择Clock-Clock Common Options，在窗口中进行相关选项的设置。,时钟树综合时钟选项,时钟树综合时钟选项,相应脚本如下：astClockOptions/时钟树选项设置命令setFormField Clock Common Options Clock Nets wb_ck_i/时钟定义setFormField Clock Common Options Buffers/Inverters BUFCLKHD1X,BUFCLKHD2X,BUFCLKHD3X,BUFCLKHD4X,BUFCLKHD8X,BUFCLKHD12X,BUFCLKHD16X,BUFCLKHD20X,BUFCLKHD30X,BUFCLKHD40X,BUFCLKHD80X,BUFCLKHDLX,INVCLKHD1X,INVCLKHD2X,INVCLKHD3X,INVCLKHD4X,INVCLKHD8X,INVCLKHD12X,INVCLKHD16X,INVCLKHD20X,INVCLKHD30X,INVCLKHD40X,INVCLKHD80X,INVCLKHDLX/时钟缓冲器及倒相器定义,时钟树综合时钟选项,在设计窗口中选择Clock-Clock Tree Synthesis（图10-26）。相应脚本如下：astCTS/时钟树综合formOK Clock Tree Synthesis,时钟树综合时钟树综合,时钟树综合后，分析时钟偏差、最小插入延时是否符合设计要求。在设计窗口中选择Clock-Skew analysis。,时钟树综合时钟偏差分析,相应的脚本为：astSkewAnalysissetFormField Skew Analysis Clock Names wb_clk_isetFormField Skew Analysis Output To FilesetFormField Skew Analysis File Name./clk_skew.rptformOK Skew Analysis,时钟树综合时钟偏差分析,时钟树综合之前，所有的静态时序分析都是基于一个理想的时钟网络（时钟偏差为0）来分析的。时钟树综合后，需要根据实际完成的时钟树情况，即需要考虑Clock Skew后再次进行静态时序分析，因此需要重新设置时序选项。相应的脚本如下：,时钟树综合重新时序分析,tcl set_propagated_clock all_clockatTimingSetupatTimingSetupGoto EnvironmentatCmdSetField Set IO Clock Latency 1atCmdSetField Enable Gated Clock Checks 1atCmdSetField Enable Mixed Clock/Signal Edges 1atCmdSetEnvModelatTimingSetupHide,时钟树综合重新时序分析,如果时钟树综合后的静态时序分析结果发现仍存在建立时间和维持时间的违反，只是违反的路径数不多而且Slack值与0比较接近，可以采用时钟综合后的布局优化，在Astro的帮助文档中称这一次优化为PP2。在设计窗口中选择InPlace-Auto Place，然后在弹出窗口的“Stage”一栏选择“Post-CTS”，在“Optimization Tasks”一栏选择“Fix Hold”，在“Post-CTS Options”一栏选择“Congestion Removal”，其余选项缺省。相应脚本如下：astAutoPlacesetFormField Auto Place Post Place Optimization 0setFormField Auto Place Post CTS Optimization 1setFormField Auto Place Fix Hold 1setFormField Auto Place Congestion Removal 1formOK Auto Place,时钟综合后的布局优化及时序分析,由于布局优化以及时钟树综合使设计的网表发生了改变，主要是删除、增加、替换了单元，因此在进行布线前的电源/地线检查前首先要重新更新电源/地连接。在设计窗口中选择Pre Route-Connect Ports to P/G，按图10-13重新将标准单元的电源/地端口与电源线/地线相连。电源/地线的电连接性（LVS，layout-versus-schematic）检查，检查电源/地线是否存在开路或短路情况。相应脚本为：axgVeriPGConn/电源/地的电连接性检查formOK Verify P/G Connectivity电源/地线的版图设计规则（DRC）检查，检查电源/地线是否存在版图设计规则上的违反。相应脚本为：geNewDRCsetFormField DRC Notch 0formOK DRC如果存在上述任何一个违反，就要仔细检查版图中的电源/地网络。,布线前的电源/地线检查,布线,布线工具根据单元的连接关系及时序约束进行自动布线，使关键路径上的连线尽量短。布线包括时钟布线和普通信号布线。布线主要分全局布线（Global Route）、布线通道分配（Track Assignment）、详细布线（Detail Route）和布线修补（Search&Refine）四步。,布线流程,1.装载天线效应约束文件 2分布式布线设置3布线选项设置4布线高级选项设置5时钟线布线 6普通信号线布线及时序分析7布线后的各项性能分析,装载天线效应约束文件,天线效应-在集成电路制造过程中的金属等离子刻蚀阶段，接到器件栅极上的金属会收集电荷，如果电荷积累到一定程度，栅极的薄氧层会被击穿，器件因此失效。为了能让Astro在布线过程中避免出现天线效应，首先要装载由Foundry提供的天线效应约束文件（.clf）。命令为：load“天线效应约束文件名”有两种方法可以修复天线效应违反，一种方法是铝线跳到顶层，另一种方法是在栅极附近增加二极管。,分布式布线设置,随着芯片规模的增加，连线数越来越多，因此布线是个非常费时的过程。如果存在多个CPU，为加快布线，可以采用分布式布线的方式。在设计窗口中选Route Setup-Distributed Routing Setup。在弹出的窗口中选择“Connect”选项。,布线选项设置,设置的原则是根据设计的需要，在设计的时序、DRC规则和CPU 的运行时间上作出平衡，因为考虑的因素越多，CPU运行时间越长。这些选项设置会影响以下操作：部分连线布线、全局布线、布线通道分配、详细布线、布线修复、区域布线、布线的优化等。在设计窗口中选Route Setup-Route Common Options,布线选项设置,相应的脚本为：axgSetRouteOptionssetFormField Route Common Options CrossTalk Prevention 1setFormField Route Common Options Timing Driven 1setFormField Route Common Options Track Assign Timing Driven 1setFormField Route Common Options Detail Route Timing Driven 1formOK Route Common Options,布线高级选项设置,这部分选项设置主要是为了避免布线时出现的天线效应。在设计窗口中选Route Setup-HPO Signal Route Options。由于装载了天线效应约束文件，因此在“Charge-Collecting Antenna”一栏中选择“advanced”，同时要求选择“Honor Top-Layer Probe Constraints”选项，其余选项缺省。相应的脚本为：axgSetHPORouteOptionssetFormField HPO Signal Route Options Charge-Collecting Antenna advancedsetFormField HPO Signal Route Options Honor Top-Layer Probe Constraints 1formOK HPO Signal Route Options,时钟线布线,在普通信号布线前，先对部分特殊的互连线进行布线，比如时钟信号线或关键时序路径连线，布完这些线后，先进行时序分析看是否满足要求然后再布其它连线。在设计窗口中选择Route-Net Route Group，选择窗口中的“All clock nets”和“Trim antenna of users wire”选项，其余选项缺省。相应的脚本为：axgRouteGroupsetFormField Route Net Group Net Name(s)From All clock netssetFormField Route Net Group Trim antenna of users wire 1formOK Route Net Group,普通信号线布线及时序分析,在设计窗口中选Route-Auto Route，弹出对话框中对“Search&Repair Loop”的次数进行设置，一般设为5，若布线修复的次数设的过多，会比较费时。该步骤相应的脚本为：axgAutoRoutesetFormField Auto Route Search&Repair Loop 5formOK Auto Route,普通信号线布线及时序分析,布线完成后要求不能存在设计规则和天线效应的违反。查看如下日志文件即可判断是否存在设计规则和天线效应的违反。DRC-SUMMARY:TOTAL VIOLATIONS=0(0)/表示不存在设计规则违反 Total nets not meeting constraints=0/表示不存在天线效应违反,布线后的各项性能分析,布线完成后需要进行各项性能分析，包括：1.静态时序分析-要求时序上（建立时间、维持时间、最大跳变时间和最大负载电容）不能有任何违反。2.串扰分析-深亚微米工艺下，连线间的耦合电容在不断增加，而设计的时序要求却不断提高，因此串扰问题将变得越来越严重。3.功耗、压降和电迁移分析,版图验证,1.设计规则检查（DRC）Astro内嵌有设计规则检查工具，但这只是门级的设计规则检查，版图数据并不完整，因此检查结果并不准确。2.电源/地线的电连接性检查 检查日志文件，要求检查结果不存在任何违反。3.版图与原理图的一致性验证（LVS）将从版图中提取的电路网表和设计的网表进行比较，确保两者一致。同样这只是门级的LVS检查。在设计窗口中选Verify-LVS。要求不能存在短路、开路的违反。,数据输出,1输出用于反标的延时文件2输出Verilog网表文件3输出GDSII文件,