三路8比特时分复用系统的设计与实现.docx

综合课程设计设计名称:三路8比特时分复用系统的设计与实现组员：学院：专业：指导教师：_2009年1月7日前言 4第1章设计的任务和目标 4第2章时分复用系统功能及指标 5第2.1节功能特点5第2.2节技术指标5第3章时分复用系统内容要求及设备需求 6第3.1节内容要求6第3.2节设备需求6第4章时分复用系统设计 6第4.1节时分复用系统设计概述6第4.2节时分复用系统硬件设计74.2.1时分复用系统硬件模块的系统框图74.2.2时分复用系统复用板设计84.2.3时分复用系统解复用板设计9第4.3节时分复用系统软件设计104.3.1时分复用模块114.3.2时分解复用模块154.3.3仿真结果17第5章硬件安装、调试及故障排除 18第6章软件调试及故障排除18第6.1节复用部分18第6.2节解复用部分19第6.3节复用解复用部分20第7章软硬件联调及项目验收 20第8章故障排除记录及工作总结 21第 8.1节故障排除记录21第8.2节工作总结与收获22参考文献24刖曰时分复用技术(time-division multiplexing, TDM, TDMA)是将不同的信号相 互交织在不同的时间段内，沿着同一个信道传输；在接收端再用某种方法，将各 个时间段内的信号提取出来还原成原始信号的通信技术。这种技术可以在同一个 信道上传输多路信号。时分多路复用适用于数字信号的传输。由于信道的位传输 率超过每一路信号的数据传输率，因此可将信道按时间分成若干片段轮换地给多 个信号使用。每一时间片由复用的一个信号单独占用，在规定的时间内，多个数字 信号都可按要求传输到达，从而也实现了一条物理信道上传输多个数字信号。在这里要设计的时分复用系统就是要将三路8比特数据复用到同一信道上进 行传输并在接收端进行解复用恢复原始的各路数据。本系统的设计与实现很好地 演示了时分复用的工作原理和具体应用方法，是掌握时分复用技术并进行扩展应 用的重要基础。第1章设计的任务和目标时分复用系统是一个较为完整的通信系统，在设计和实现的过程中需要完成 和实现以下的任务和目标。1. 熟悉并掌握时分复用和解复用的基本原理；2. 熟悉并掌握CPLD应用和VHDL编程方法；3. 熟悉并掌握硬件和软件的调试方法；4. 熟悉并掌握进行软硬件系统设计的方法和步骤。5. 完成时分复用板和解复用板的硬件设计、安装和调试；6. 完成时分复用部分的VHDL编程；7. 在软硬件基础上完成整个时分复用系统的基带数据传输功能。第2章时分复用系统功能及指标第2.1节功能特点本系统为三路8比特时分复用解复用系统，实现数据的时分复用和时分解复 用功能。其包括的具体功能如下。1. 支持三路8比特码型选择输入（含8比特帧同步信号）；2. 支持两路8比特码速率选择输入，以实现码速可调，控制码的传输速率;3. 可产生寄存器长度N=7,15,31的伪随机码（PN码）;4. 提供帧同步、位同步信号输出；5. 提供 8K,32K,64K,256K,1024K 的频率输出；6. 2*8字符的二进制液晶显示实现解复用输出结果；第2.2节技术指标本系统包含的主要技术指标如下.1. 系统总时钟时钟：8.192MHZ2. 时分复用模块帧结构：8比特帧NRZ 速率：170.5KHZ线路码型：NRZ单极性不归零码复用类型：同步时分复用3. 时分解复用模块帧结构：8比特帧帧同步实现：巴克码检测复用类型：同步时分复用第3章 时分复用系统内容要求及设备需求第3.1节内容要求综合所学知识，完成一个通信系统时分复用及解复用的设计，软硬件结合， 并达到输出NRZ频率为170.5KHZ的指标和实现3路8比特时分复用和解复用 的功能。并实现8KHZ,32KHZ,256KHZ,1024KHZ的频率输出，和寄存器长度 N=7,15,31的PN码输出。第3.2节设备需求硬件要求：笔记本电脑（或台式机），实验箱及相应的时分复用及解复用实 验板。软件要求：Quartus II 6.0（或更高版本），WORD等常用办公软件，Adobe PDF 阅读器。其他要求：熟练掌握VHDL语言，及基本的CPLD芯片知识，对时分复用解 复用系统有深入的理解，要求有系统的逻辑思维能力，有耐心，有信心，以及较 强的团队协作能力和动手能力。第4章时分复用系统设计第4.1节时分复用系统设计概述时分复用系统数字基带传输，作为一种基本的复用方式，是各路信号在同一 信道上占有不同的时间间隙进行通信。在本系统设计中，复用部分由CPLD通过VHDL编程实现，这给系统功能提 供了很大的灵活空间。此部分依据16位码速率选择拨码开关在CPLD内利用 DDS的思想实现最多达216种频率作为系统的位同步信号，然后在该位同步信号 控制下对三路8比特用户数据进行复用后串行输出至NRZ输出端，同时送出帧 同步信号。本部分输出串行NRZ码及位、帧同步信号。解复用部分由基本元器件和部分集成芯片组成，此部分依据复用部分给出的 串行NRZ码及位、帧同步信号解出各路用户数据信息。实现解复用关键在于对 获取的帧同步信号进行变换得到所需要的数据分离控制信号，然后才能在该信号控制下分离出各路数据并送往后级并行显示。需要提出的是，由于以上两部分联系紧密，需要特别注意之间连接信号的时 序关系，保证做到准备无误，否则可能引起时序混乱而使数据无法正常复用和解 复用。第4.2节时分复用系统硬件设计硬件模块电路包括时分复用和时分解复用两大部分，复用部分主要由CPLD 通过VHDL编程实现，解复用部分由基本元器件和部分集成电路器件组成的数 字电路实现。复用板产生复用后的NRZ码、位同步和帧同步信号，解复用板根 据这些信息实现多路数据分离并实时显示获得的各路数据。4.2.1时分复用系统硬件模块的系统框图复用部分由CPLD通过编程实现，在硬件板上主要包括电源及复位、JTAG 程序下载口、时钟模块、三路码型选择、码速率选择、位帧同步及NRZ码、PN 码输出及LED工作指示等部分，其组成逻辑框图如图4.1所示。图4.1时分复用部分解复用部分根据复用部分给出的NRZ码、位同步和帧同步信号实现数据分 离，按功能模块可以分为NRZ信号整形、BS及FS整形变换、获取用户信息分 离控制信号、分离用户信息及串并转换、LED显示及并串转换等部分，其组成 逻辑框图如图4.2所示。图4.2时分解复用部分4.2.2时分复用系统复用板设计复用设计部分主要需要考虑CPLD芯片选择、时钟、码型选择、码速率选择 和输出口几部分，下面分别加以阐述。1. CPLD芯片选择考虑到实现复用解复用的功能相对比较简单以及成本的因素，使用较少逻辑 单元和较少IO引脚的芯片即可满足要求，所以采用EPM7128SLC84-15作为复 用板的主控芯片。2. 时钟模块为提高时钟精度，采用8.192MHZ的有源晶振为CPLD提供时钟。通过编程 获取各种频率输出为各个模块提供同步信号。3. 三路码型选择三路码型选择相当于三路用户信息，采用3X8bits的拨码开关控制作为复用输入的三路数据输入。4. 码速率选择码速率选择部分采用2X8bits的拨码开关共16位为位同步信号提供216种 选择，在CPLD内部通过编程实现一定频率精度的分频输出产生所需的位同步信 号。5. 输出口设计输出口包括位同步、帧同步信号、NRZ码、PN码及分离频率输出等，为获 取更规则的波形，在CPLD输出脚之后加入一级反相器整形后送到复用板输出 口。4.2.3时分复用系统解复用板设计解复用部分的关键在于如何利用帧同步信息分离出各路数据，其中对帧同步 信号的处理并产生数据分离控制信号至关重要。该部分主要包括对NRZ码的整 形、对BS和FS的整形变换、产生数据分离控制信号，分离数据和串并变换及 LED并行数据显示等部分。1. NRZ、BS及FS的整形和变换经过线路传输的数字信号会有一定的衰减，因此有必要在接收端对得到的串 行数据进行整形，可以采用简单的D触发器对其进行整形。当然，整形的同时 也会带来一个位周期的时延，这是在设计时需要同其它信号协同考虑的。对于帧同步信号，首先利用单稳态触发器将其上升沿变换为一个正脉冲，然 后通过D触发器产生持续时间为一个位周期的标准正脉冲，之后在位同步时钟 听控制下移入由多个D触发器组成的移位寄存器。这样，在不同时间到达该移 位寄存器各位的正脉冲即可作为控制信号用于分离串行数据中的各路信息。2. 数据分离部分该部分由已产生的分离控制信号（由帧同步信号变换获得）控制进行串并变 换获得，然后送往后级进行并行显示。此部分功能主要由两块4094芯片实现， 该芯片可以在STR信号的控制下将之前送入移位寄存器的串行数据并行输出， STR信号接分离控制信号。芯片引脚说明及功能如图4.3和图4.4所示。图4.3 4094引脚图图4.4 4094时序图3. LED并行显示部分两块4094芯片作并行输出的两路用户数据接到LED发光二极管阵列进行显 示，此部分可以与复用部分的码型选择作对比，即可判断解复用部分功能是否正 常实现。硬件部分是整个时分复用系统工作的基础，复用部分功能在CPLD及外围电 路基础上由VHDL编程实现，而整个解复用部分则全部依赖于硬件实现。第4.3节时分复用系统软件设计系统软件部分用VHDL语言编制，它完成库定义端口，说明信号定义及各功 能模块逻辑功能的描述。用VHDL提供的行为语言来描述硬件设计的电路级， 逻辑门级，寄存器级以及系统级。在VHDL编程中，采用模块化结构，各功能 模块在程序中的地位是并行的，分别由相应的PROCESS和例化语句来完成。每 一模块都可独立运行，模块间并行运行，并通过信号交换信息。时分复用解复用系统采用模块化设计，每个模块又采用两层程序实现，并含 有各自的子程序模块，条理清晰，可根据用户需要调整变量，实现合理的配置方 案，节约人力物力，也为以后的系统功能扩展提供一个平台。详见图4.5。图4.5软件部分模块组织图431时分复用模块实现时分复用功能。读取3路8比特并行输入数据，完成并/串转换，并按照 2路8比特码速率选择的速率实现固定速率的串行NRZ输出。在此模块中，还 要完成内容要求的位同步和帧同步信号输出，以便完成数据传输和供解复用模块 使用。同时，该模块还将产生3路PN码输出。1. 分频模块实现分频功能，此模块主要产生设计要求中的 8KHZ,32KHZ,256KHZ和 1024KHZ的频率。主要原理为以主时钟频率为基础频率，选择不同分频系数，实现不同频率输出。具体程序见下。entity div isgeneric (div_nx2:positive:=50);- 设置分频比port (clrclk: in std_logic;q:out std_logic);end div ;设置相应参数architecture a of div is -定义结构体，实现分频功能SIGNAL fre_N : integer range 0 todiv_nx2;SIGNAL clk_tmp: std_logic;BEGINq <= clk_tmp;process(clk,clr)beginif clr = '1' then fre_N <= 0;elsif falling_edge(clk) then if fre_N >= div_nx2 - 1 thenfre_N <= 0;clk_tmp <= not clk_tmp; elsefre N <= fre N + 1;end if;end if;end process;end a;2. DDS分频模块（位同步）位同步就是使接收端接收的每一位数据信息都要和发送端准确地保持 同步。为了获取更精确的位时钟频率，在这里采用DDS的思想对输入时钟 进行分频，其基本过程如图4.6所示，计数器中的值相当 于当前相位，因 为输出的是逻辑电平，因此只需要根据当前计 数值判定输出0或1。图4.7 DDS分频示意图ENTITY FREQ_DIV IS PORT( CLK IN: IN STD LOGIC; RST: IN STD_LOGIC; CCR: IN STD_LOGIC_VECTOR(15 DOWNTO 0); clk_out: OUT STD_LOGIC END FREQ_DIV;-设置相应参数ARCHITECTURE BEHAVIORAL OF FREQ_DIV IS定义结构体，实现 DDS 分频 CONSTANTLIMIT:STD_LOGIC_VECTOR(16 DOWNTO 0):=(16=>T,OTHERS=>'0');-置门限值 SIGNALCLK_OUT_TMP:STD LOGIC:='1' BEGIN CLK OUT<=CLK OUT TMP; PROCESS(RST,CLK_IN) VARIABLECOUNT:STD_LOGIC_VECTOR(16 DOWNTO 0):=(OTHERS=>,0,); BEGIN IF RST=，1，THEN置复位信号 COUNT:=(OTHERS=>,0,); CLK_OUT_TMP<=,0,;ELSEIF RISING_EDGE(CLK_IN) THEN IF COUNT<LIMIT THEN输出位同步信号CLK_OUT_TMP<=,1,; ELSECLK_OUT_TMP<=,0,; END IF; COUNT:=COUNT+CCR+1;END IF;END IF;END PROCESS;END BEHAVIORAL;3. PN码产生模块伪随机序列（Pseudo-random Noise，PN）即PN码常应用于在扩频通信中， 通常在PN码的基础上产生扩频码。然而，扩频码（PN序列）的生成一直是通 信工程师最关心的问题之一。本系统采用CPLD来实现PN序列发生器。实现PN码生成器所采用的方法是利用触发器及逻辑门来组成线性反馈移位寄存器，从 而产生所需的PN序列。PN码生成器的核心是LFSR（Linear Feedback Shift Register，线性反馈移位寄存器），LFSR序列共有（2N -1）种状态（其中N为 LFSR中寄存器的个数），寄存器中的数据在每个触发时钟周期右移一位。反馈 由本原多项式预先确定的寄存器引出，共同经过异或逻辑后，加到LFSR的左端。 通常寄存器的个数不同生成的PN序列的长度就不同，产生出不同周期的小M 序列。本系统利用寄存器位数不同产生N=7, 15, 31的PN码输出。具体程序见 下。ENTITY PN ISgeneric (ORDER:positive:=3);PORT(CLK IN:IN STD LOGIC;RST:IN STD LOGIC;PNCODE:OUT STD_LOGIC );END PN;设置相应参数ARCHITECTURE BEHAVIORAL OF PN ISCONSTANTORDER_BIN:STD_LOGIC_VECTOR(ORDER-1DOWNTO0):=(OTHERS=>T);-Order的二进制描述CONSTANTORDER_DEC:INTEGER:=CONV_INTEGER(ORDER_BIN);TYPE POLY_TYPE IS ARRAY (0 TO 2)OFSTD_LOGIC_VECTOR(31DOWNTO 0);CONSTANTPOLY:POLY_TYPE:=(X"00000044",X"00004001”,X"40000004");-设置反馈值BEGINPROCESS(RST,CLK_IN)VARIABLELFSR:STD_LOGIC_VECTOR(ORDER_DEC-1DOWNTO0):=(ORDER_DEC-1=>T,OTHERS=>'0');VARIABLEPNCODE TMP:STD LOGIC:='0'VARIABLE TMP:STD LOGIC:='0'BEGINIF RST=,1, THENLFSR:=(ORDER_DEC-1=>T,OTHE RS=>'0');PNCODE TMP:=,0,;TMP:='0'ELSEIF RISING_EDGE(CLK_IN) THENPNCODE_TMP:=LFSR(ORDER_DEC-1);TMP:='0'FOR I IN 0 TO ORDER_DEC-2 LOOPTMP:=TMPXOR( POLY(ORDER-3)(ORDER_DEC-1-I) AND LFSR(ORDER_DEC-1-I) );LFSR(ORDER_DEC-1-I):=LFSR(OR DER_DEC-2-I);END LOOP;LFSR(0):=TMPXOR( POLY(ORDER-3)(0) AND LFSR(0) );PNCODE<=PNCODE_TMP;-PN 码输出END IF;END IF;END PROCESS;END BEHAVIORAL;4.复用模块（含帧同步）为提高信道利用率，扩大传输容量，通信中常需要把若干低速数字信号合 并成高速信号传输，本系统的时分复用模块实现时分复用，即3路8比特的并 串转换功能，为保证复用端和解复用端的数据保持相对的相位关系，所以需要 插入帧同步信号，因此，也就存在以帧为单位的结构，各数字时隙的位置可以 根据帧定位信号加以识别。其原理为：在复用端预先规定的帧同步码时隙，插 入一组特殊码型的帧同步码组。在解复用端利用同步码自相关性确定帧的同步 位置。帧同步信号实体产生一个帧同步信号，以识别一帧的起始。复用功能实 体首先将拨码开关设置的输入值读入输入寄存器，并按由DDS分频模块产生的 位同步信号即24个时序按位读取输入寄存器内容，并按位输出，实现并串转换， 其中8位为帧同步位（X1110010）的输入。帧结构参看图4.7。图4.7帧结构图ENTITY MULTIPLEX IS PORT(CLK:INSTD_LOGIC;RST：INSTD LOGIC;CCT:INSTD_LOGIC_VECTOR(23 DOWNTO 0);NRZ:OUT STD_LOGIC;sat:outstd_logic);END MULTIPLEX;-设置相应参数 ARCHITECTURE BEHAVIORAL OF MULTIPLEX IS BEGIN PROCESS(CLK,RST) VARIABLE COUNT: INTEGER RANGE 0 TO 23; beginCOUNT:=0;NRZ<='0'SAT<=T;elsif CLK'event and CLK= ,1* then 串行输出NRZ <= CCT(COUNT);if COUNT=0 then-SET SATSAT<=*0'COUNTi=23;else-if COUNT=12 THENSATv=T;-END IF;COUNTi=COUNT-1;end if;-每24个时序输出一个正脉冲end if;END PROCESS;if RST=*1* then-SET RSTEND BEHAVIORAL;4.3.2时分解复用模块时分解复用模块同时分复用模块相对应，将经过时分复用后的信号解复用， 恢复成原来的输入信号，即串并转换过程。本模块中要求识别每帧起始，并自 动去除帧同步位，输出2路8比特并行信号，并由二进制数码管显示。在整个 模块中，又分为巴克码检测和解复用模块，其中帧同步信号的检测是关键部分。1. 巴克码检测模块在本系统中，要完成信号的提取和识别，首先要检测帧同步码来确定信号 是否到达，只有正确识别帧同步码，才能提取正确的信息。在系统的复用端， 我们已经在被传输的数据中插入了一组特定的识别码组，即帧同步码，在解复 用端，我们只需检测出帧同步码，建立起帧同步，就能完成正确的解复用。本系统采取的是巴克码检测，其检测原理是：将接受到的串行数据流逐个送入一 个串行移位寄存器（作为帧同步码识别检测器），移位寄存器级数等于帧同步码 组的长度，这里设置为7位。在工作时，每完成一次移位，就将移位寄存器内 的码组与帧同步码组对比，若相等，则此移位寄存器内存的码组即是一个帧同 步码组，就认为这个位置就是一帧的开始，输出一个帧同步脉冲信号，就进入 了同步状态。这里采用的帧同步码组为“1110100”的特定序列，属于巴克码检测的一种。具体程序见下。entity BARKER isgeneric (LIMIT:positive:=7);-门限值可调 port (BARKER_RST:IN STD_LOGIC;-复位信号,低有效BARKER_EN: IN STD_LOGIC;-模块使能BARKER CLK:INSTD LOGIC;- 时钟DATA_IN:-输入数据序列SIGN:OUT STD_LOGIC-检测到巴克码标志上升沿有效);end BARKER;architecture Behavioral of BARKER is BEGIN PROCESS(BARKER_RSTBARKER_CL K,BARKER_EN)VARIABLE COUNT: INTEGER RANGE 0 TO 7;-暂存器中的值与巴克码吻合的位IN STD_LOGIC;、r tttt 数计数器 VARIABLEREG_SEQ:STD_LOGIC_VECTOR(6 DOWNTO 0):=(OTHERS=>'0');-七位移位暂存器 VARIABLEBARKER_SEQ:STD_LOGIC_VECTOR(6 DOWNTO 0):="1110010”;-七位巴克码序列BEGIN-REG<=REG_SEQ;IF BARKER_RST=,1* THENREG_SEQ:=(OTHERS=>,0,);COUNT:=0;SIGN<='0'ELSIF BARKER_EN=T THEN IF RISING_EDGE(BARKER_CLK)THENSIGN<='0'COUNT:=0;U: FOR i IN 1 TO 6 LOOP -寄存器移位并逐位比较REG_SEQ(7-i):=REG_SEQ(6-i);IFREG_SEQ(7-i)=BARKER_SEQ(7-i)THENCOUNT 户COUNT+1;END IF;END LOOP U;REG_SEQ(0):=DAT A_IN;IF DAT A_IN=BARKER_SEQ(0)THENCOUNT 户COUNT+1;END IF;IF COUNT>LIMIT -1 THEN 产生上升沿SIGN<='1'END IF;END IF;END IF;END PROCESS;end Behavioral2.解复用模块时分解复用就是时分复用的解调过程，本系统采用的是时分多路解复用技 术，把传输的时间分成若干时隙，在每个时隙传输一路信号，将串行输入的数 据串在时间上交错排列，从而形成多路输出，也就是说，时分解复用只要在时 间上正确的将信号分离，信号就可正确输出，因此同步具有重要的作用，利用 上面几个模块产生的帧同步信号和位同步信号就可较准确的实现。本模块的编 程思路是：先通过帧同步信号和位同步信号将各路信号分开，然后通过移位寄 存器构成的串并转换电路输出并行数据，并由LED阵列显示。具体程序见下。ENTITY DE_MULTIPLEX ISPORT(RST :IN STD_LOGIC;BS: IN STD_LOGIC;BARKER_SIGN:IN STD_LOGIC;NRZ:IN STD_LOGIC; -不归零码DATA:OUT STD_LOGIC);- 数据输出 END DE_MULTIPLEX;ARCHITECTURE BEHAVIORALOFDE_MULTIPLEX ISSIGNALBARKER_SIGN_TMP:STD_LOGIC:='0'BEGINPROCESS(BS,RST ,BARKER_SIGN)VARIABLE CNT :INTEGER RANGE 0 TO 16:=16;VARIABLERX_PER:STD_LOGIC:='0'BEGINIF RST='1' THEN-置复位信号DATA<='0'BARKER_SIGN_TMP<='0'RX_PER:='0'CNT :=16;ELSEIF RISING_EDGE(BS) THENIF BARKER_SIGN='1' AND BARKER_SIGN_TMP='0' THEN RX_PER:='1'BARKER_SIGN_TMP<='0'END IF;BARKER_SIGN_TMP<=BARKER_SIGN;IF RX_PER='1' THEN CNT :=CNT -1; DATA<=NRZ;IF CNT=0 THENCNT :=16;RX_PER:='0'END IF;END IF;END IF;END IF;END PROCESS;END BEHA VIORAL;4.3.3仿真结果在完成系统动作各功能模块的VHDL语言描述后，在QUARTUS II软件上对 程序进行编译，修改和优化等操作，并完成在将软件下载到硬件上的系统功能 仿真工作，由于本系统的引脚较多，仿真较复杂，所以将时分复用部分和时分 解复用部分分开仿真，其仿真结果如图4.8和4.9。图4.8时分复用时序图RST为复位信号，G_CLK为系统的时钟频率，CCT为输入信号，输入序列由 低到高为（11111111，00000000，11111111），NRZ 为输出 NRZ 信号，BS ， FS 分别为位同步和帧同步信号，根据相应时序关系和系统仿真结果的显示，程序 设计基本是正确的，因此仿真结果符合设计的要求。RST为复位信号，BS为位同步信号，NRZ作为为输入序列，DATA为解复用 输出。根据相应时序关系和系统仿真结果的显示，输出的二进制码为（11001100， 11001100），说明程序设计基本是正确的，因此仿真结果符合设计的要求。通过仿真结果分析，程序执行过程中有以下几个特点：（1）时钟脉冲经过DDS分频后作为位同步能满足170.5K的要求；（2）解复用时要在帧头（1110010）后才分离数据，才能保证结果的正确性;（3）在整个系统中，位同步和帧同步信号起到十分关键的作用。第5章 硬件安装、调试及故障排除在涉及硬件的调试中，曾遇到这样的问题，即发现下载到CPLD中的程序好 像时而有作用时而不起作用，经仔细排查后，发现是CPLD与座槽的接触不太好， 影响了 CPLD的正常工作。针对这一问题解决后，电路工作稳定性大为提高。在对复用板和解复用板分分别调试通过后，对硬件的调试工作顺利完成，这 为接下来进行的软硬件联调建立了很好的基础。第6章软件调试及故障排除第6.1节复用部分复用部分包括复用、DDS分频、PN码产生等几个重要部分，在调试过程中 主要遇到了以下两个问题：（1）PN码产生部分：问题：仿真时PN码输出异常，总是全零输出。原因及解决办法：经排查发现，线性反馈移位寄存器（LFSR）的前后次序 搞反了，应该是PN码从寄存器高位输出，反馈从低位进入，修正之后问题得以 解决。（2）DDS分频部分：问题：对于16位不同的选择输入，只能产生215种频率，与预期的结果不符， 216种选择输入产生的结果有一半是重复的，即产生的频率集为 1/216 CLK 1/2CLK， 频率间隔为 1/216 CLK， 只有215种频率输出。原因及解决办法：由于内部只采用了 16位的计数器，对于方波输出来讲， 根据频率控制字CCR作为步进值产生的逻辑输出对于CCR和216 -CCR是相同 的，故产生了重复。采用17位计数器后问题得以解决。产生的频率集为 1/217 CLK 1/2CLK， 频率间隔为 1/217 CLK，计算公式为 CLK_OUT=（CCR+1）/ 217 *CLK_IN。下面给也了在仿真调试时得到的运行时序图，如图6.1、6.2、6.3和6.4所示。 CCRESTCLE：_I1Tclk_out图6.1 DDS分频时序图EL>0匚口底BSTFHC0DE,2血毗佩咖服im咖皿min伽n:m质m“咖帅皿门如服皿咖顺岫咖皿咖咖iwiII I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I I IL_nRnn_ninnnnunnnMn_nnnniALL_ii图6.2 PN码产生时序图100100100100100100100100图6.3复用时序图图6.4时分复用整体仿真时序图第6.2节解复用部分在用CPLD通过VHDL编程实现时分复用后，又用VHDL编程实现了时分 解复用的功能，这部分包括BARKER码检测和解复用两个部分，下面给出了仿 真时序图，如图6.5和6.6所示。图6.5 BARKER码检测时序图第6.3节复用解复用部分为在整体上验证复用和解复用的功能，在CPLD内部实现数据连接（相当于 数据内部回送），并做了仿真，通过结果可以看到复用解复用功能正常实现。仿 真时序图如图6.7所示。图6.7时分复用解复用仿真时序图第7章软硬件联调及项目验收在硬件和软件分别调试通过后，对硬件和软件进行了联合调试。在调试过程 中，主要遇到了以下问题。（1）程序下载后波形全无原因：程序设计时使用的RST复位信号是低电平有效，但硬件板上是高电平有效，致使程序下载运行后一直是复位状态。解决办法：在程序种将复位信号改为高电平有效。(2) RST正常后NRZ码和1024K信号输出无信号原因：电路板与下层供电实验箱线路接触不好解决办法：拔下电路板并重插(3) 送到解复用电路的帧同步信号是反相的，与要求不符原因：复用板帧同步信号输出后有一级反相器整形电路解决办法：在程序内部先实现一次反相，再经由外部反相后信号正好符合要 求(4) 帧同步信号在D触发器传输中丢失原因：BS作为D触发器的时钟信号在到达上升沿时，经由单稳出来的帧同 步信号脉冲末达到判决门限，致使误判决，这主要是由于位同步信号与帧同步信 号时序不匹配造成的。解决办法：对BS在程序内部先加一次反相，经外部反相后达到所需的正确 位同步信号。在解决以上问题后，复用板可以输出符合要求的NRZ码、位同步及帧同步 信号，解复用板根据复用板送出的信号可以成功地实现解复用，LED阵列正常 显示前两路用户数据。调整码型选择拨码开关改变输入时解复用输出会相应地变 化。自此时分复用系统功能实现，项目验收通过。第8章故障排除记录及工作总结第8.1节故障排除记录1.硬件部分(1) 程序下载后波形全无原因：程序设计时使用的RST复位信号是低电平有效，但硬件板上是高电平 有效，致使程序下载运行后一直是复位状态。解决办法：在程序种将复位信号改为高电平有效。(2) RST正常后NRZ码和1024K信号输出无信号原因：电路板与下层供电实验箱线路接触不好解决办法：拔下电路板并重插(3) 送到解复用电路的帧同步信号是反相的，与要求不符原因：复用板帧同步信号输出后有一级反相器整形电路解决办法：在程序内部先实现一次反相，再经由外部反相后信号正好符合要 求(4) 帧同步信号在D触发器传输中丢失原因：BS作为D触发器的时钟信号在到达上升沿时，经由单稳出来的帧同 步信号脉冲末达到判决门限，致使误判决，这主要是由于位同步信号与帧同步信 号时序不匹配造成的。解决办法：对BS在程序内部先加一次反相，经外部反相后达到所需的正确位同 步信号。2. 软件部分(1) PN码产生部分：问题：仿真时PN码输出异常，总是全零输出。原因及解决办法：经排查发现，线性反馈移位寄存器(LFSR)的前后次序 搞反了，应该是PN码从寄存器高位输出，反馈从低位进入，修正之后问题得以 解决。(2) DDS分频部分：问题：对于16位不同的选择输入，只能产生215种频率，与预期的结果不符， 216种选择输入产生的结果有一半是重复的，即产生的频率集为 1/216 CLK 1/2CLK， 频率间隔为 1/216 CLK， 只有215种频率输出。原因及解决办法：由于内部只采用了 16位的计数器，对于方波输出来讲， 根据频率控制字CCR作为步进值产生的逻辑输出对于CCR和216 -CCR是相同 的，故产生了重复。采用17位计数器后问题得以解决。产生的频率集为 1/217 CLK 1/2CLK， 频率间隔为 1/217 CLK，计算公式为 CLK_OUT=(CCR+1)/ 217 *CLK_IN。第8.2节工作总结与收获作为通信工程专业的本科生，在本学期考试周后，就基本结束了所有相关专 业课和专业基础课的学习，所谓“纸上谈兵终觉浅，觉知此事要躬行”，学习任 何知识，仅从理论上去求知，而不去实践、探索是不够的，所以在本学期学期末， 安排一次课程设计是很及时、很必要的，既加深了我们对课程脉络的理解和认识， 又为下学期的毕业设计打下了一个良好的基础。为期一个月的课程设计即将结束，同以往的学科设计一样，经历和能力都有 很大提高，这次课程设计是由聂伟老师指导我们完成的3路8比特时分复用解复 用系统。在整个课程设计过程中，收获颇多，概而言之，大约以下几点：1. 思路上的指导。课程设计初，对于整个系统和课程设计还没有清晰的思 路，举步维艰，在对实验电路图的研究后，再和周围同学的请教和讨论后， 同时对于学过的理论知识温习，梳理，掌握之后，茅塞顿开。通过这次课程 设计，使我们掌握了做科学研究的基本方法和思路，为今后的毕业设计和工 作打下了很好基础。2. 参考相关科技文献。本次课程设计内容主要围绕时分复用技术，而此技 术已经发展的较为成熟，因此，我们组在搜索，参考了大量的相关科技 文献和前人的经验之后，对于设计内容更是驾轻就熟。3. 相关软件的使用。这次课程设计侧重软件设计，而主要用到的软