Xilinx ISE 13 笔记04 引脚约束的实现.docx

第四引脚约束和时序约束的实现引脚约束：将顶层设计的逻辑端口和FPGA的物理引脚进行映射，步骤如下:（1）在Design面板下的View的单选按钮，将其从前面的Simulation，切换到Implementation。Des:etii i5 xDViOInpl e m ent a + i o:. SimikLati iSHierarchyI 间 counter-器 xc3 s400-4pq 2-OB白”回品 top (top.y)lnst_d iv_clk - div_cllc (div_clkv Inst_counii&rSb - counierSb I13rrr(2)(3)在Hierarchy面板窗口中，选择top文件名，右击，New Source出现 New Source Wizard 窗口，文件类型：Implementation Constraints File，文件 名：topllorw InfoImplementstiofi C-on&traintB FileI 铲 ChipScoe Defir Men and Connection FileEq IP (CORE Generater & ArchitecEurs- Wizard!Q MEM File时 Schematic=Uebit DocumentS Aferilog Module构 Aferilo-g Te Fixture2 VHDL Module心 V1HDL Libra"7 V1HDL Packageg V1HDL Teil Eenezh髭 Erribfrd d&d Processor(4)Finish, Hierarchy 中出现 top.ucf 文件。Hierarchy!回counterIQ- O xc3s4O&-4pq2O8H-园晶 top (topv)ln5t_div_clk - div_clk (div_clkE ln&t_Gounter3b - 'CounterSbtop.ucf(5) 在 Hierarchy 窗口中，选择 top,然后在 Processes 窗口下，选择 User Constraints选项，展开，选择 I/O Pin Planning(PlanAhead)-Post-Synthesis 选项，双击View： aImplement at i-Sin心Mi q;Hirairc=hy回 tounterQ"翠s400-4p q 20S-0"HA top (top.vV lnst_div_clk - div_clk (div_clk 可nst_co-u nter2h - cojnterSb I 苛 top.ucfrrrProcesses.! top司View Command Line Lo.司View HDL Instantiation .白.蓍？ User Constrsinis密 Create Timing Constrai.I/O Pin klanning (PlanA.。/O Pin Planning (PlanA.瓦 Floorplan Area/l：O/L- d Synth-esize - XST JiRTL Schematic一*TLI商I/O Pin Planning (Pl an Ahead - PbEt-S-ynthesisrrr（6）出现ISE Project Navigator对话框，由于已经生成.ucf文件，选择Yes（7）出现对话框，单击OK。（8）出现PlanAhead工具主界面（第一次等很久），Close。下面准备在PlanAhead软件中实现I/O引脚位置的约束，查板子原理图和引脚约束文件。步骤如下：（1）对应每个信号行，在Site栏下，分别输入FPGA引脚的名字，然后在I/O Std 栏下，输入LVCOMS33，作为设计中所有I/O引脚的标准。Clack KagiLdJT-arricRoUCol THISI/D Eariks口1IGIO005. &四n iLsan1063S0I220f皿HITS300.-'AsunQJX2jl Fr upsr tifl=S召 Cl«ck<ju£G counter 11 Output t«r2 OutputF2P3FlP5F7FLO*wrPllL¥CH05353.512 SLOTLVCIW5252.52 5MTLH他魂5LVCH0525L'KNOEJSLVCN。魂 5注意：也可以采用下面的方法，约束I/O引脚的位置。如下图，在I/O Ports窗口 中选中需要约束的端口，然后用鼠标将其拖拽到Package窗口所显示器件的相应 的封装的位置，如此重复，知道为顶层设计的每个端口都分配了 FPGA的引脚位 置。然后为每个引脚分配I/O Std为LVCMOS33。回1E0TOuu瓦6回2EuTl106回3EuT220i回4EuT330S p;vnfl1I/O FartsllameDir IFeg Li±£_PairSiteBank I/i) StdVcc 0V曰回 All ports (5)/心Iw 1日counterOutput /6 LVCM0S2525Ek_P506 LVCN0S2525!郭D e.：iiiTL*fer 1 OutputLVCN0S2525-'C coiiTiter 2 IJutputLVCNDS2525白-P Scalar ports (2J当在FPGA映射了相应的位置后，在工具栏选择放大按钮，可以在所分配FPGA 引脚内看到“-|-”符号。（2）保存，退出PlanAhead工具界面（3）在Hierarchy窗口中，选择top.ucf文件，然后在Processes窗口中，选择UserConstraints，展开，双击 Edit Constraints（Text选项。Il e si gn+ ff XVi ew: QImpleniHrLtsti o: 5Sirrnjlatio:屋Hierarchyto:间 counterV白 xc3s4H)-4pq203ss(=)top Ctop.v)sV lnst_div_clk - div_clk (div.dk-7| Inst_counter3b - counter3b螺驾 top.ucfQ< W PNa Processes KiitullngProcesses: top.ucfE)- Use-r Co-ns-traintsEdit Constraints (Text时序约束的实现:这部分内容是可选的，在不是高性能的或者对时序要求很苛刻的地方，不需要进行 时序约束的实现。下面是实现时序约束的步骤：ImjilefneiLtat io:Simnlat i o（1）在Hierarchy窗口选择top模块，然后在Processes面板窗口下，选择User Constraints，展开，双击Create Timing Constraints选项。打开时序约束编辑器 界面。Hierarchy国 counter0 xc3s400-4pq20a白. 凹品 top (top.v)F lns-t_div_clk - dnr clk (div_clkF lnst_co-unter3b - counterSb l 甘 top ucfNo Processes RunningProcesse-s: top坚Design Summary/Rfi-p&rts(3 藩Design Utilitiesm&善 User Constraints壁 Create Timing Cons-trai./O Pin Planning (Pl a nA. /O Pin Planning (Pl a nA., Floorplan AreqflO/Logi-(2) 在主界面的Constraint Type窗口下，选择并展开Timing Constraints，用鼠标 单击击Clock Domains选项。C o ns tr a i nt Typ eUCF Constraints(j- Timing ConstraintsClock Domains0 n p utsh- Outputs® Ewceptioris"Operating Conditions O- Group ConstraintsS VliEeellaneouEVdl date Coristi-natz CIl ck ''Validat& Constraintbutton aftor daract 电io|Uni t e :(3)在Unconstrained Clocks窗口中，选择clk,并用鼠标双击该选项。ConEtr-ainl:-UCF Constraints-H- Timing Constraints Clock Domains InpuEEOutputE- ExceptionsOperating Conditions ffi- Group Constraints 由 IMiscellanecsus(4) 在Time中输入10ns* TIMESFEC name： TS_clk* Clock net rL：=une : clkClock si ETtal detiniti cm感i Epsci ty iriieQulpuiV-ali di&.t g C'：'H=trLiLt£ LJickC DnsirQ DtE*1* but tan Htor dir act intry aE try <Unconstrained Output Porta Assiociaaed Grcxjp1 CDunter<0?2 counter 1 =.3 counter<2>Initial oLouk 由 gd Ri singHIGH. FallingLOWJ(5) 选择并展开Timing Constraints,选择outputs。出现如下图ConcLtr ai nt Typs- UCF ConstminlF- Tming Go顽rsirrls Clock Domains:InputsE- Exceptions;Operating Conditions 田 Group Constraints ffi- Micelln&Duc选中 counter<0>至0 counter<2>，右击，选择 Create Time Group.(6) 出现下图所示界面，在Time group name的右边输入counter_group作为组的名字，单击OK(7)当出现对话框时，选择Yes,创建OFFSET。(8)出现Create Clock to Pad界面，接受默认设置，选择Create按钮。保存设置，并关闭时序约束器界面Clock to 口电-OFFEE7 CUT)Lrs nc«r Lba* ThiH liitiLiiitejriiKe type Thi Output clarl Nit onHgnc dftt-s.Thi apH > GUT ccan UHCTWLp.» Ttn 如tlMdl Rising Lloek-lC'-OatjiJt fflFFMT IJiT 1.5 Uri 1LH4 tYM 1。邑 4d£4 站 lilt Lupu E*LDl OE Lhk FPil UliLLl hg 1 f thiji-a £ 1L« JTGA. J-xr 3-sue c«-dURi.-Dnlw.?" frn-i Lh» puJl-J(9)按照前面的步骤，用文本编辑器打开top.ucf文件，在ucf文件中，添加了时 序约束。# PlanAnead Geneiated pnysical constraintsNET rrco-jntei ；0； rr ICC = P50;Created by Constiaints Edi tr (Kc3s40O-pg2OB-4- 2013/0 9/11NETTNM_NE7 = elk;TIME5FEC T5_clk = PER I CD rrclkrr 1(? ns M 二日三 5Q 毛；11-15T rrcoantei<0>rr THM = c o j.n.t e r_groap;IN5T coanteKl" TIIW = c o j.n.t e r_groap;INST coanteK-11 THW = c o j.n.t e r groprTIME GRP "cn-jntETrr OFFSET = GJT IO ns AFTER rrclkrr.!