课程设计论文基于FPGA的智能函数发生器的设计.doc

基于FPGA的智能函数发生器的设计学生姓名：X X学生学号：2 0 XXXXXXXXX 一、设计要求1.设计一个能产生递增、递减斜波，方波，三角波，正弦波，阶梯波智能函数发生器；2.要求能自主选择输出波形，并能调整输出频率。二、设计原理递增、递减斜波是以一定常数递增、递减来产生的。三角波的产生是在输出波形的前半周期内从0累加到最大值255（8位），在后半周期从最大值递减到0来实现的。阶梯波阶梯波是以一定的常数递增的。正弦波的产生原理是基于奈奎斯特采样定律，先对模拟信号采集，经过量化后存入查表中，再由相位累加器产生地址，通过对查表寻址，得到离散化波形序列，最后经过D/A转换输出模拟波形。方波的产生是在输出波形的前半周期输出低电平，后半周期输出高电平，从而得到占空比为50%的方波信号。通过所设计的智能函数发生器可以得到递增、递减斜波，方波，三角波，正弦波和阶梯波六种波形，这些波形的产生都是通过FPGA的核心芯片，各种运算都在FPGA中进行，直接输出选择的波形。三、设计内容与步骤设计的智能函数发生器就是为了得到得到递增、递减斜波，方波，三角波，正弦波和阶梯波六种波形，可以通过按钮来选择输出波形，并且具有复位的功能。智能函数发生器总体框图如图1.1所示；图中输入CLK为时钟信号，用于调整输出波形的频率；输入RESET为复位信号；输入SEL2.0为选择信号，用于选择输出波形；输出Q接在D/A转换的数据端，就可以在D/A转换器的输出端得到各种不同的函数波形。图1.1 智能函数发生器总体框图1.递增斜波模块的设计：递增斜波模块ZENG见图1.2。它是递增斜波产生模块。图1.2 模块ZENG递增斜波模块ZENG的VHDL程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ZENG IS PORT(CLK,RESET:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END ZENG;ARCHITECTURE ZENG_ARC OF ZENG IS BEGIN PROCESS(CLK,RESET) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF RESET='0' THEN TMP:="00000000" ELSIF CLK'EVENT AND CLK='1' THEN IF TMP="11111111" THEN TMP:="00000000" ELSE TMP:=TMP+1; END IF; END IF; Q<=TMP; END PROCESS;END ZENG_ARC;2.递减斜波模块的设计：递减斜波模块JIAN见图1.3。它是递减斜波产生模块。图1.3 模块JIAN递减斜波模块ZENG的VHDL程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY JIAN IS PORT(CLK,RESET:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END JIAN;ARCHITECTURE JIAN_ARC OF JIAN IS BEGIN PROCESS(CLK,RESET) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF RESET='0' THEN TMP:="11111111" ELSIF CLK'EVENT AND CLK='1' THEN IF TMP="00000000" THEN TMP:="11111111" ELSE TMP:=TMP-1; END IF; END IF; Q<=TMP; END PROCESS;END JIAN_ARC;3.三角波模块的设计：三角波模块DELTA见图1.4。它是三角波产生的模块。图1.4 模块DELTA三角波模块DELTA的VHDL程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DELTA IS PORT(CLK,RESET:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END DELTA;ARCHITECTURE DELTA_ARC OF DELTA IS BEGIN PROCESS(CLK,RESET) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE A:STD_LOGIC; BEGIN IF RESET='0' THEN TMP:="00000000" ELSIF CLK'EVENT AND CLK='1' THEN IF A='0' THEN IF TMP="11111110" THEN TMP:="11111111"A:='1' ELSE TMP:=TMP+1; END IF; ELSE IF TMP="00000001" THEN TMP:="00000000"A:='0' ELSE TMP:=TMP-1; END IF; END IF; END IF; Q<=TMP; END PROCESS;END DELTA_ARC;4.阶梯波模块的设计：阶梯波模块LADDER见图1.5。它是阶梯波产生的模块，改变递增的常数，可改变阶梯的多少。图1.5 模块LADDER阶梯波模块LADDER的VHDL程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LADDER IS PORT(CLK,RESET:IN STD_LOGIC; Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END LADDER;ARCHITECTURE LADDER_ARC OF LADDER IS BEGIN PROCESS(CLK,RESET) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0); VARIABLE A:STD_LOGIC; BEGIN IF RESET='0' THEN TMP:="00000000" ELSIF CLK'EVENT AND CLK='1' THEN IF A='0' THEN IF TMP="11111111" THEN TMP:="00000000"A:='1' ELSE TMP:=TMP+16;A:='1' END IF; A:='0' END IF; END IF; Q<=TMP; END PROCESS;END LADDER_ARC;5.正弦波模块的设计：正弦波模块SIN见图1.6。它是正弦波产生的模块。图1.6 模块SIN正弦波模块SIN的VHDL程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SIN IS PORT(CLK,CLR:IN STD_LOGIC; D:OUT INTEGER RANGE 0 TO 255);END SIN;ARCHITECTURE SIN_ARC OF SIN IS BEGIN PROCESS(CLK,CLR) VARIABLE TMP:INTEGER RANGE 0 TO 63; BEGIN IF CLR='0' THEN D<=0; ELSIF CLK'EVENT AND CLK='1' THEN IF TMP=63 THEN TMP:=0; ELSE TMP:=TMP+1; END IF; CASE TMP IS WHEN 00=>D<=255;WHEN 01=>D<=254;WHEN 02=>D<=252; WHEN 03=>D<=249;WHEN 04=>D<=245;WHEN 05=>D<=239; WHEN 06=>D<=233;WHEN 07=>D<=225;WHEN 08=>D<=217; WHEN 09=>D<=207;WHEN 10=>D<=197;WHEN 11=>D<=186; WHEN 12=>D<=174;WHEN 13=>D<=162;WHEN 14=>D<=150; WHEN 15=>D<=137;WHEN 16=>D<=124;WHEN 17=>D<=112; WHEN 18=>D<=99; WHEN 19=>D<=87; WHEN 20=>D<=75; WHEN 21=>D<=64; WHEN 22=>D<=53; WHEN 23=>D<=43; WHEN 24=>D<=34; WHEN 25=>D<=26; WHEN 26=>D<=19; WHEN 27=>D<=13; WHEN 28=>D<=8; WHEN 29=>D<=4; WHEN 30=>D<=1; WHEN 31=>D<=0; WHEN 32=>D<=0; WHEN 33=>D<=1; WHEN 34=>D<=4; WHEN 35=>D<=8; WHEN 36=>D<=13; WHEN 37=>D<=19; WHEN 38=>D<=26; WHEN 39=>D<=34; WHEN 40=>D<=43; WHEN 41=>D<=53; WHEN 42=>D<=64; WHEN 43=>D<=75; WHEN 44=>D<=87; WHEN 45=>D<=99; WHEN 46=>D<=112;WHEN 47=>D<=124; WHEN 48=>D<=137;WHEN 49=>D<=150;WHEN 50=>D<=162; WHEN 51=>D<=174;WHEN 52=>D<=186;WHEN 53=>D<=197; WHEN 54=>D<=207;WHEN 55=>D<=217;WHEN 56=>D<=225; WHEN 57=>D<=233;WHEN 58=>D<=239;WHEN 59=>D<=245; WHEN 60=>D<=249;WHEN 61=>D<=252;WHEN 62=>D<=254; WHEN 63=>D<=255;WHEN OTHERS=>NULL; END CASE; END IF; END PROCESS;END SIN_ARC;6.方波模块的设计：方波模块SQUARE见图1.7。它是方波产生的模块。图1.7 模块SQUARE方波模块SQUARE的VHDL程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SQUARE IS PORT(CLK,CLR:IN STD_LOGIC; Q:OUT INTEGER RANGE 0 TO 255);END SQUARE;ARCHITECTURE SQUARE_ARC OF SQUARE ISSIGNAL A:BIT; BEGIN PROCESS(CLK,CLR) VARIABLE CNT:INTEGER RANGE 0 TO 63; BEGIN IF CLR='0' THEN A<='0' ELSIF CLK'EVENT AND CLK='1' THEN IF CNT<63 THEN CNT:=CNT+1; ELSE CNT:=0;A<=NOT A; END IF; END IF; END PROCESS; PROCESS(CLK,A) BEGIN IF CLK'EVENT AND CLK='1' THEN IF A='1' THEN Q<=255; ELSE Q<=0; END IF; END IF; END PROCESS; END SQUARE_ARC;7.选择模块的设计：选择模块CH61A见图1.8。它是输出波形选择模块，根据外部的开关状态选择输出波形。图1.8 模块CH61A选择模块CH61A的VHDL程序设计：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CH61A IS PORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0); D0,D1,D2,D3,D4,D5:IN STD_LOGIC_VECTOR(7 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END CH61A;ARCHITECTURE CH61A_ARC OF CH61A IS BEGIN PROCESS(SEL) BEGIN CASE SEL IS WHEN"000"=>Q<=D0; WHEN"001"=>Q<=D1; WHEN"010"=>Q<=D2; WHEN"011"=>Q<=D3; WHEN"100"=>Q<=D4; WHEN"101"=>Q<=D5; WHEN OTHERS=>NULL; END CASE; END PROCESS;END CH61A_ARC;四、设计工具 计算机一台，Quartus 软件五、设计结果1.若输入时钟信号CLK为100MHz，复位信号RESET='1'；当选择信号SEL="000"时，输出Q应为递增斜波，如图1.9所示：图1.9 递增斜波 注：仿真为时序仿真，所以输出波形存在瑕疵。2.若输入时钟信号CLK为100MHz，复位信号RESET='1'；当选择信号SEL="001"时，输出Q应为递减斜波，如图1.10所示：图1.10 递减斜波 注：仿真为时序仿真，所以输出波形存在瑕疵。3.若输入时钟信号CLK为100MHz，复位信号RESET='1'；当选择信号SEL="010"时，输出Q应为三角波，如图1.11(a)、1.11(b)所示：图1.11(a) 三角波最高点处图1.11(b) 三角波最低点处 注：仿真为时序仿真，所以输出波形存在瑕疵。4.若输入时钟信号CLK为100MHz，复位信号RESET='1'；当选择信号SEL="011"时，输出Q应为递增常数为20（十进制）的阶梯波，如图1.12所示：图1.12 递增常数为20（十进制）的阶梯波 注：仿真为时序仿真，所以输出波形存在瑕疵。5.若输入时钟信号CLK为100MHz，复位信号RESET='1'；当选择信号SEL="100"时，输出Q应为正弦波，如图1.13所示：图1.13 正弦波 注：仿真为时序仿真，所以输出波形存在瑕疵。6.若输入时钟信号CLK为100MHz，复位信号RESET='1'；当选择信号SEL="101"时，输出Q应为方波，如图1.14所示：图1.14 方波 注：仿真为时序仿真，所以输出波形存在瑕疵。六、结论 经过程序仿真后，因为仿真为时序仿真，输出波形存在瑕疵；观察得到的输出波形，得出该智能函数发生器可行。