第6章寄存器与计数器.ppt

1,6.1 寄存器与移位寄存器,主要内容：触发器构成的寄存器 寄存器的工作过程 4位集成寄存器74LS175的逻辑功能 移位寄存器的五种输入输出方式 触发器构成的移位寄存器 4位集成移位寄存器74LS194的逻辑功能 移位寄存器的应用举例,2,6.1.1 寄存器,在数字电路中，用来存放二进制数据或代码的电路称为寄存器。一个由边沿D触发器构成的4位寄存器如下：,3,集成寄存器74LS175的内部逻辑电路图及引脚图如图所示：,4,它的真值表如下表所示：,5,6.1.2 移位寄存器,移位寄存器的各种输入输出方式：（a）串行输入/右移/串行输出,（b）串行输入/左移/串行输出,6,（c）并行输入/串行输出,（d）串行输入/并行输出,7,（e）并行输入/并行输出,8,9,1串行输入/串行输出/并行输出移位寄存器下图所示为边沿D触发器组成的4位串行输入/串行输出移位寄存器。,图6-4 串行输入/串行输出移位寄存器,10,（a）寄存器清零,（b）第1个CP脉冲之后,11,（c）第2个CP脉冲之后,（d）第3个CP脉冲之后,12,（e）第4个CP脉冲之后,13,例6-1 对于图6-4所示移位寄存器，画出图6-6所示输入数据和时钟脉冲波形情况下各触发器输出端的波形。设寄存器的初始状态全为0。,图6-6 例题6-1,14,2并行输入/串行输出/并行输出移位寄存器,图6-7 并行输入/串行输出/并行输出移位寄存器,15,工作原理：（1）当为低电平时，与门G1G3被启动，并行输入数据D0D3被送到各触发器的输入端D上。当时钟脉冲到来后，并行输入数据D0D3都同时存储到各触发器中。这时可从各触发器输出端并行输出数据。,16,（2）当为高电平时，与门G1G3被禁止，而门G4G6被启动。这时各触发器的输出作为相邻右边触发器的输入，即构成一个向右移位寄存器。在时钟脉冲作用下，可从Q3端串行输出数据。,17,3集成电路移位寄存器常用集成电路移位寄存器为74LS194，其逻辑符号和引脚图如图6-8所示。,图6-8 集成移位寄存器74LS194,18,74LS194的真值表如表6-1所示：,表6-1 移位寄存器74LS194真值表,19,例6-2 利用两片集成移位寄存器74LS194扩展成一个8位移位寄存器。,图6-9 移位寄存器的扩展,20,例6-3由集成移位寄存器74LS194和非门组成的脉冲分配器电路如图6-10所示，试画出在CP脉冲作用下移位寄存器各输出端的波形。,图6-10 移位寄存器组成的脉冲分配器电路,21,图6-11 移位寄存器组成的脉冲分配器输出波形,由74LS194的真值表可得各输出端Q0 Q3的波形如图6-11所示：,22,6.2 异步2n进制计数器,主要内容：2n进制异步加计数器电路2n进制异步减计数器电路异步2n进制计数器电路的构成方法异步3进制加计数器电路异步6进制加计数器电路异步非2n进制计数器电路的构成方法,23,6.2.1 异步2n进制计数器,图6-12 异步22进制加计数器,1异步22进制计数器,24,图6-13 图6-12中计数器的输出波形,25,图6-14 22进制异步减计数器,26,27,异步2n进制计数器的规律：(a)异步2n进制计数器由n个触发器组成，每个触发器均接成T触发器。(b)各个触发器之间采用级联方式，其连接形式由计数方式（加或减）和触发器的边沿触发方式（上升沿或下降沿）共同决定。,28,29,6.2.2 异步非2n进制计数器,异步3进制加计数器以异步4进制加计数器为基础构成,实现这一点，必须使用带异步清零端的触发器。图6-15 异步3进制加计数器电路,30,异步3进制加计数器输出波形：,31,任意的异步非2n进制计数器的构成方式也与上述3进制计数器一样，即采用“反馈清零”法。,32,图6-18 异步6进制加计数器电路,33,6.3 同步n进制计数器,主要内容：22进制同步加计数器电路22进制同步减计数器电路23进制同步加计数器电路23进制同步减计数器电路同步2n进制计数器电路的构成方式同步5进制加计数器电路同步10进制加法计数器电路,34,6.3.1 同步2n进制计数器,1同步22进制计数器,图6-19 同步22进制加计数器电路,35,图6-20 图6-19中计数器的输出波形,36,2同步23进制计数器,图6-21 同步23进制加计数器电路,37,图6-22 图6-21中计数器的输出波形,38,3同步2n进制计数器 根据上面介绍的同步22进制及23进制计数器电路，同步2n进制计数器电路的构成具有一定的规律，可归纳如下：（a）同步2n进制计数器由n个JK触发器组成；（b）各个触发器之间采用级联方式，第一个触发器的输入信号J0K01，其它触发器的输入信号由计数方式决定。,39,如果是加计数器则为：,40,如果是减计数器则为：,41,6.3.2 同步非2n进制计数器,同步非2n进制计数器的电路构成没有规律可循，下面通过两个例子说明它们的构成方法。1同步5进制加法计数器 采用3个JK触发器构成该计数器。同步5进制加法计数器的计数状态真值表如表6-7所示，下面通过“观察”法确定各个触发器的输入信号。,42,图6-24 同步5进制加法计数器,43,2同步10进制加法计数器 采用4个JK触发器构成该计数器。同步10进制加法计数器的计数状态真值表如表6-8所示，采用与上面类似的方法，确定各个触发器的输入信号。,J0K01 J1K1J2K2Q0Q1J3K3Q0Q1Q2Q0Q3,44,图6-25 同步10进制加计数器电路,45,6.4 集成计数器,主要内容：同步二进制加计数器74LS161的逻辑功能采用74LS161构成小于十六的任意进制同步加法计数器同步十进制加/减计数器74LS192的逻辑功能采用74LS192构成小于十的任意进制同步加/减计数器采用74LS93构成小于十六的同步十进制加/减计数器74LS192的逻辑功能异步十进制加法计数器74LS90的逻辑功能采用74LS90构成小于十的任意进制8421BCD码加计数器采用74LS90构成小于十的任意进制5421BCD码加计数器采用两片74LS161构成小于256的任意进制加法计数器采用两片74LS90构成小于100的任意进制加法计数器,46,6.4.1 集成同步二进制计数器,其产品多以四位二进制即十六进制为主，下面以典型产品 74LS161为例讨论。图6-25 集成计数器74LS161引脚图和逻辑符号,47,74LS161具有以下功能：异步清零。当CLR=0时，不管其它输入信号的状态如何，计数器输出将立即被置零。同步置数。当CLR=1（清零无效）、LD=0时，如果有一个时钟脉冲的上升沿到来，则计数器输出端数据Q3Q0等于计数器的预置端数据D3D0。,48,加法计数。当CLR=1、LD=1（置数无效）且ET=EP=1时，每来一个时钟脉冲上升沿，计数器按照4位二进制码进行加法计数，计数变化范围为00001111。该功能为它的最主要功能。数据保持。当CLR=1、LD=1，且ETEP=0时，无论有没有时钟脉冲，计数器状态将保持不变。,49,50,51,例6-4 用74LS161构成十二进制加法计数器。解：（1）反馈清零法,52,53,（2）反馈置数法,54,0 0 0 1,55,6.4.2 集成同步非二进制计数器,其产品多以BCD码为主，下面以典型产品 74LS192为例讨论。74LS192具有以下功能：(1)CLR=1时异步清零，它为高电平有效。(2)CLR=0（异步清零无效）、LD=0时异步置数。(3)CLR=0，LD=1（异步置数无效）且减法时钟CPD=1时，则在加法时钟CPU上升沿作用下，计数器按照8421BCD码进行递增计数：00001001。,56,(4)CLR=0，LD=1且加法时钟CPU1时，则在减法时钟CPD上升沿作用下，按照8421BCD码进行递减计数：10010000。(5)CLR=0，LD=1，且CPU1，CPD=1时，计数器输出状态保持不变。,57,58,59,例6-5 利用反馈置数法，用74LS192 构成七进制加法计数器。（要求采用两个不同的预置数据输入：0000和0010。）解：74LS192在加计数模式下的状态转换图如图6-33所示，,60,61,6.4.3 集成异步二进制计数器,集成异步二进制计数器在基本异步计数器的基础上增加了一些辅助电路，以扩展其功能。典型产品是74LS93。图6-35 集成计数器74LS93的内部电路和引脚图,62,（1）触发器A为独立的1位二进制计数器；（2）触发器B、C、D三级为独立的3位二进制计数器（即八进制）；（3）将两者级联可构成4位二进制计数器（即十六进制）；(4)计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电平有效。因此，74LS93实际上是一个二八十六进制异步加法计数器，采用反馈清零法可构成小于十六的任意进制异步加法计数器。而构成小于八的任意进制计数器时，可以只利用其独立的八进制计数器，也可利用级联后的十六进制计数器。,63,64,例6-6 74LS93的内部电路如图6-35所示，采用下面两种不同的级联方式所构成的计数器有何不同？（1）计数脉冲从CPA输入，QA连接到CPB；（2）计数脉冲从CPB输入，QD连接到CPA；解：上述两种级联方式所构成的计数器都是4位二进制计数器或十六进制计数器。但计数器输出状态的高、低位构成方式不同：对于级联方式（1），二进制计数器为低位，八进制计数器为高位，其输出状态为QDQCQBQA；对于级联方式（2），八进制计数器为低位，二进制计数器为高位，其输出状态为QAQDQCQB；,65,6.4.4 集成异步非二进制计数器,集成异步非二进制计数器同样是在基本异步计数器的基础上扩展而成。其典型产品是74LS90（或74LS290，两者的逻辑功能相同，但引脚图不同），它的内部电路及引脚图如图6-36所示。图6-36 集成计数器74LS90的内部电路和引脚图,66,从图中可以看出：（1）触发器A为独立的1位二进制计数器。（2）触发器B、C、D三级为独立的3位五进制计数器，其计数状态范围为000100。因此74LS90的内部电路可用图6-37表示。,67,（3）将二进制和五进制计数器级联可构成十进制计数器：如果将QA与CPB相连，CPA作为计数脉冲输入端，如图6-38（a）所示，则计数器的输出端QD QC QB QA为8421BCD码十进制计数器。,68,如果将QD与CPA相连，CPB作计数脉冲输入端，如图6-38（b）所示，则输出端QA QD QC QB为5421BCD码十进制计数器。,69,70,由功能表可以看出，74LS90具有以下功能：（1）异步清零。R0(1)、R0(2)为清零输入端，高电平有效。即当R0(1)=R0(2)=1，且S9(1)、S9(2)不全为1时，计数器的输出立即被清零。（2）异步置9。S9(1)、S9(2)为置9输入端，高电平有效。即当S9(1)=S9(2)=1，且R0(1)、R0(2)不全为1时，计数器的输出立即被置9（1001）。（3）正常计数。当异步清零端和异步置9端都无效时，在计数脉冲下降沿作用下，可进行二五十进制计数。（4）保持不变。当异步清零端和异步置9端都无效，且CPA、CPB都为1时，计数器输出保持不变。,71,例6-6 分别采用反馈清零法和反馈置9法，用74LS90构成8421BCD码的8进制加法计数器。解：（1）采用反馈清零法。,72,（2）采用反馈置9法。首先连接成8421BCD码十进制计数器，然后在此基础上采用反馈置9法。8进制加法计数器的计数状态为1001、00000110，其状态转换图如图6-40（a）所示。,73,74,6.4.5 集成计数器的扩展,将两片计数器（分别为模n和模m）相串接，可扩展为N=nm 的计数器。在此基础上再利用前面介绍的反馈清零或反馈置数的方法，可构成小于N=nm 的任意进制计数器。例6-7 用两片74LS161构成 256 进制加法计数器。解：74LS161有专门的进位信号RCO，其逻辑表达式为。每片接成十六进制，两片之间串接方式有两种：一是将计数脉冲同时送入两片的CP端，低位片的进位信号RCO作为高位片的使能信号ET及EP，即同步方式，如图6-41（a）所示。,75,76,另一种是将计数脉冲送入低位片的CP端，低位片的进位信号RCO作为高位片的时钟脉冲。这种方式称为异步方式，如图6-41（b）所示。,77,注意：如果直接将低位片的进位信号RCO作为高位片的时钟脉冲，则当第15个计数脉冲到来后，低位片输出状态将变成1111，使其RCO由0变为1，高位片就开始计数一次。这样两片计数器构成的是1516240进制计数器。图6-42所示的时序波形图清楚地说明了这一点。,78,例6-8 用两片74LS161构成204进制加法计数器。解：首先将两片74LS161串接构成256进制加法计数器，方法如例6-7所示。然后在此基础上采用“整体反馈清零”或“整体反馈置数”方法构成小于256的任意进制加法计数器。,79,图6-45 例6-9：60进制加法计数器,80,例6-9 用两片74LS90构成8421BCD码的60进制加法计数器。解：首先将每片74LS90连接成8421BCD码的10进制计数器，然后将低位片的进位信号QD送给高位片的CPA，从而串接成100进制计数器。在此基础上，采用“整体反馈清零”或“整体反馈置数”方法构成小于100的任意进制计数器。采用整体反馈清零法构成60进制加法计数器的状态转换图如图6-43所示。,81,82,图6-47 例6-9图60进制加法计数器,83,6.4.6 集成计数器应用举例,下面以数字钟为例，说明计数器在实际工作和生活中的应用。,