半导体全制程的介绍.doc

晶圆处理制程介绍基本晶圆处理步骤通常是晶圆先经过适当的清洗（Cleaning）之后，送到热炉管（Furnace），在含氧的环境中，以加热氧化（Oxidation）的方式在晶圆的表面形成一层厚约数百个的二氧化硅层，紧接着厚约1000 到2000的氮化硅层将以化学气相积Chemical Vapor Deposition；CVP）的方式积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未 被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格（Inspection and Measurement）；如此重复步骤制作第一层、第二层的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。根据上述制程之需要，FAB厂通常可分为四大区：1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域工作，所以叫做黄光区。 2）蚀刻经过黄光定义出我们所需要的电路图，把不要的部份去除掉，此去除的步骤就> 称之为蚀刻，因为它好像雕刻，一刀一刀的削去不必要不必要的木屑，完成作品，期间又利用酸液来腐蚀的，所以叫做蚀刻区。 3）扩散本区的制造过程都在高温中进行，又称为高温区，利用高温给予物质能量而产生运动，因为本区的机台大都为一根根的炉管，所以也有人称为炉管区，每一根炉管都有不同的作用。 4）真空本区机器操作时，机器中都需要抽成真空，所以称之为真空区，真空区的机器多用来作积暨离子植入，也就是在Wafer上覆盖一层薄薄的薄膜，所以又称之为薄膜区。在真空区中有一站称为晶圆允收区，可接受芯片的测试，针对我们所制造的芯片，其过程是否有缺陷，电性的流通上是否有问题，由工程师根据其经验与电子学上知识做一全程的检测，由某一电性量测值的变异判断某一道相关制程是否发生任何异常。此检测不同于测试区（Wafer Probe）的检测，前者是细部的电子特性测试与物理特性测试，后者所做的测试是针对产品的电性功能作检测。晶柱成长制程 硅晶柱的长成，首先需要将纯度相当高的硅矿放入熔炉中，并加入预先设定好的金属物质，使产生出来的硅晶柱拥有要求的电性特质，接着需要将所有物质融化后再长成单晶的硅晶柱，以下将对所有晶柱长成制程做介绍。长晶主要程序 融化（MeltDown）此过程是将置放于石英坩锅的块状复晶硅加热制高于摄氏1420度的融化温度之上，此阶段中最重要的参数为坩锅的位置与热量的供应，若使用较大的功率来融化复晶硅，石英坩锅的寿命会降低，反之功率太低则融化的过程费时太久，影响整体的产能。 颈部成长（Neck Growth）当硅融浆的温度稳定之后，将<1.0.0>方向的晶种渐渐注入液中，接着将晶种往上拉升，并使直径缩小到一定（约6mm），维持此直径并拉长10-20cm，以消除晶种的排差（dislocation），此种零排差（dislocation-free）的控制主要为将排差局限在颈部的成长。 晶冠成长（Crown Growth）长完颈部后，慢慢地降低拉速与温度，使颈部的直径逐渐增加到所需的大小。 晶体成长（Body Growth）利用拉速与温度变化的调整来迟维持固定的晶棒直径，所以坩锅必须不断的上升来维持固定的液面高度，于是由坩锅传到晶棒及液面的辐射热会逐渐增加，此辐射热源将致使固业界面的温度梯度逐渐变小，所以在晶棒成长阶段的拉速必须逐渐地降低，以避免晶棒扭曲的现象产生。 尾部成长（Tail Growth）当晶体成长到固定（需要）的长度后，晶棒的直径必须逐渐地缩小，直到与液面分开，此乃避免因热应力造成排差与滑移面现象。晶柱切片后处理 硅晶柱长成后，整个晶圆的制作才到了一半，接下必须将晶柱做裁切与检测，裁切掉头尾的晶棒将会进行外径研磨、切片等一连串的处理，最后才能成为一片片价值非凡的晶圆，以下将对晶柱的后处理制程做介绍。 切片（Slicing） 长久以来经援切片都是采用径锯，其锯片是一环 状薄叶片，径边缘镶有钻石颗粒，晶棒在切片前预先 黏贴一石墨板，不仅有利于切片的夹持，更可以避免在 最后切断阶段时锯片离开晶棒所造的破裂。 切片晶圆的厚度、弓形度（bow）及挠屈度（warp）等 特性为制程管制要点。影响晶圆质量的因素除了切割机 台本身的稳定度与设计外，锯片的力状况及钻石锐利 度的保持都有很大的影响。 圆边（Edge Polishing） 刚切好的晶圆，其边缘垂直于切割平面为锐利的直角，由于硅单晶硬脆的材料特性，此角极易崩裂，不但影响晶圆强度，更为制程中污染微粒的来源，且在后续的半导体制成中，未经处理的晶圆边缘也为影响光组与磊晶层之厚度，固须以计算机数值化机台自动修整切片晶圆的边缘形状与外径尺寸。 研磨（Lapping） 研磨的目的在于除去切割或轮磨所造成的锯痕或表面破坏层，同时使晶圆表面达到可进行抛光处理的平坦度。 蚀刻（Etching） 晶圆经前述加工制程后，表面因加工应力而形成一层损伤层（damaged layer），在抛光之前必须以化学蚀刻的方式予以去除，蚀刻液可分为酸性与碱性两种。 去疵（Gettering） 利用喷砂法将晶圆上的瑕疵与缺陷感到下半层，以利往后的IC制程。 抛光（Polishing） 晶圆的抛光，依制程可区分为边缘抛光与表面抛光两种边缘抛光（Edge Polishing）。Ø 边缘抛光的主要目的在于降低微粒（particle）附着于晶圆的可能性，并使晶圆具备较佳的机械强度，但需要的设备昂贵且技术层面较高，除非各户要求，否则不进行本制程。Ø 表面抛光（Surface Polishing）是晶圆加工处理的最后一道步骤，移除晶圆表面厚度约10-20微米，其目的在改善前述制程中遗留下的微缺陷，并取得局部平坦度的极佳化，以满足IC制程的要求基本上本制程为化学机械的反应机制，由研磨剂中的NaOH , KOH , NH4OH腐蚀晶圆的最表层，由机械摩擦作用提供腐蚀的动力来源。晶圆针测制程介绍-1 晶圆针测（Chip Probing；CP）之目的在于针对芯片作电性功能上的测试（Test），使 IC 在进入构装前先行过滤出电性功能不良的芯片，以避免对不良品增加制造成本。 半导体制程中，针测制程只要换上不同的测试配件，便可与测试制程共享相同的测试机台（Tester）。所以一般测试厂为提高测试机台的使用率，除了提供最终测试的服务亦接受芯片测试的订单。以下将此针测制程作一描述。 上图为晶圆针测之流程图，其流程包括下面几道作业：（1）晶圆针测并作产品分类（Sorting）晶圆针测的主要目的是测试晶圆中每一颗晶粒的电气特性，线路的连接，检查其是否为不良品，若为不良品，则点上一点红墨水，作为识别之用。除此之外，另一个目的是测试产品的良率，依良率的高低来判 断晶圆制造的过程是否有误。良品率高时表示晶圆制造过程一切正常，若良品率过低，表示在晶圆制造的过程中，有某些步骤出现问题，必须尽快通知工程师检查。 （2）雷射修补（Laser Repairing） 雷射修补的目的是修补那些尚可被修复的不良品（有设计备份电路在其中者），提高产品的良品率。当晶圆针测完成后，拥有备份电路的产品会与其在晶圆针测时所产生的测试结果数据一同送往雷射修补机中，这些数据包括不良品的位置，线路的配置等。雷射修补机的控制计算机可依这些数据，尝试将晶圆中的不良品修复。 （3）加温烘烤（Baking） 加温烘烤是针测流程中的最后一项作业，加温烘烤的目的有二： （一）将点在晶粒上的红墨水烤干。 （二）清理晶圆表面。经过加温烘烤的产品，只要有需求便可以出货。半导体测试制程介绍-2测试制程乃是于IC构装后测试构装完成的产品之电性功能以保证出厂IC功能上的完整性，并对已测试的产品依其电性功能作分类（即分Bin），作为IC不同等级产品的评价依据；最后并对产品作外观检验（Inspect）作业。电性功能测试乃针对产品之各种电性参数进行测试以确定产品能正常运作，用于测试之机台将根据产品不同之测试项目而加载不同之测试程序；而外观检验之项目繁多，且视不同之构装型态而有所不同，包含了引脚之各项性质、印字（mark）之清晰度及胶体（mold）是否损伤等项目。而随表面黏着技术的发展，为确保构装成品与基版间的准确定位及完整密合，构装成品接脚之诸项性质之检验由是重要。以下将对测试流程做一介绍上图为半导体产品测试之流程图，其流程包括下面几道作业：1.上线备料 上线备料的用意是将预备要上线测试的待测品，从上游厂商送来的包箱拆封，并一颗颗的放在一个标准容器（几十颗放一盘，每一盘可以放的数量及其容器规格，依待测品的外形而有不同），以利在上测 试机台（Tester）时，待测品在分类机（Handler）可以将待测品定位，而使其的自动化机械机构可以自动的上下料。 2.测试机台测试（FT1、FT2、FT3） 待测品在入库后，经过入库检验及上线备料后，再来就是上测试机台去测试；如前述，测试机台依测试产品的电性功能种类可以分为逻辑IC测试机、存IC测试机及混合式IC（即同时包含逻辑线路及模拟线路）测试机三种，测试机的主要功能在于发出待测品所需的电性讯号并接受待测品因此讯号后所响应的电性讯号并作出产品电性测试结果的判断，当然这些在测试机台的控制细节，均是由针对此一待测品所写之测试程序（Test Program）来控制。即使是同一类的测试机，因每种待测 品其产品的电性特性及测试机台测试能力限制而有所不同。一般来说，待测品在一家测试厂中，会有许多适合此种产品电性特性的测试机台可供其选择；除了测试机台外，待测品要完成电性测试还需要一些测试配件：A）分类机（Handler）承载待测品进行测试的自动化机械结构，其有机械机构将 待测品一颗颗从标准容器自动的送到测试机台的测试头（Test Head）上接受测试，测试的结果会从测试机台传到分类机，分类机会依其每颗待测品的电性测试结果来作分类（此即产品分Bin）的过程；此外分类机有升温装置，以提供待测品在测试 时所需测试温度的测试环境，而分类机的降温则一般是靠氮气，以达到快速降温的目的。不同的Handler、测试机台及待测品的搭配下，其测试效果会有所同，因此对测试产品而言，对可适用的Handler与Tester就会有喜好的选择现象存在。测试机台一般会有很多个测试头（Test Head），个数视测试机台的机型规格而定，而每个测试头同时可以上一部分类机或针测机，因此一部测试机台可以同时的与多台的分类机及针测机相连，而依连接的方式又可分为平行处理，及乒乓处理，前者指的是在同一测试机台上多台分类机以相同的测试程试测试同一批待测品，而后者是在同一测试机台上多台分类机以不同的测试程序同时进行不同批待测品的测试。B）测试程序（Test Program）每批待测产品都有在每个不同的测试阶段（FT1、FT2、FT3），如果要上测试机台测试，都需要不同的测试程序，不同品牌的测试机台，其测试程序的语法并不相同，因此即使此测试机台有能力测试某待测品，但却缺少测试程序，还是没有用；一般而言，因为测试程序的容与待测品的电性特性息息相关，所以大多是客户提供的。3）测试机台接口 这是一个要将待测品接脚上的讯号连接上测试 机台的测试头上的讯号传送接点的一个转换接口，此转换接口，依待测品的电性特性及外形接脚数的不同而有很多种类，如：Hi-Fix（存类产品）、Fixture Board（逻辑类产品）、Load Board（逻辑类产品）、Adopt Board + DUT Board（逻辑类产品）、Socket（接脚器，依待测品其接脚的分布位置及脚数而有所不同）。每批待测品在测试机台的测试次数并不相同，这完全要看客户的要求，一般而言逻辑性的产品，只需上测试机台一次（即FT2）而不用FT1、FT3，如果为存IC则会经过二至三次的测试，而每次的测试环境温度要求会有些不同，测试环境的温度选择，有三种选择，即高温、常温及低温，温度的度数有时客户也会要求，升温比降温耗时许多，而即于那一道要用什么温度，这也视不同客户的不同待测品而有所不同。每次测试完，都会有测试结果报告，若测试结果不佳，则可能会产生Hold住本批待测品的现象产生。3.预烧炉（Burn-In Oven）（测试存IC才有此程序） 在测试存性产品时，在FT1之后，待测品都会上预烧炉里去Burn In，其目的在于提供待测品一个高温、高电压、高电流的环境，使生命周期较短的待测品在Burn In的过程中提早的显现出来，在Burn In后必需在96个小时待测品Burn In物理特性未消退之前完成后续测试机台 测试的流程，否则就要将待测品种回预烧炉去重新Burn In。在此会用到的配件包括Burn-In Board及Burn In Socket.等。 4.电性抽测 在每一道机台测试后，都会有一个电性抽测的动作（俗称QC或Q货），此作业的目的在将此完成测试机台测试的待测品抽出一定数量，重回测试机台在测试程序、测试机台、测试温度都不变下，看其测试结果是否与之前上测试机台的测试结果相一致，若不一致，则有可能是测试机台故障、测试程序有问题、测试配件损坏、测试过程有瑕疵.等原因，原因小者，则需回测试机台重测，原因大者，将能将此批待测品Hold住，等待工程师、生管人员与客户协调后再作决策。 5.卷标扫描（Mark Scan）利用机械视觉设备对待测品的产品上的产品Mark作检测，容包括 Mark的位置歪斜度及容的清晰度.等。6.人工检脚或机器检脚 检验待测品IC的接脚的对称性、平整性及共面度等，这部份作业有时会利用雷射扫描的方式来进行，也会有些利用人力来作检验。7.检脚抽检与弯脚修整 对于弯脚品，会进行弯脚品的修复作业，然后再利用人工进行检脚的抽验。 8.加温烘烤（Baking） 在所有测试及检验流程之后，产品必需进烘烤炉中进行烘烤，将待测品上水气烘干，使产品在送至客户手中之前不会因水气的腐蚀而影响待测品的质量。9.包装（Packing） 将待测品依其客户的指示，将原来在标准容器的待测品的分类包装成客户所指定的包装容器，并作必要的包装容器上之商标粘贴等。 10.出货的运送作业 由于最终测试是半导体IC制程的最后一站，所以许多客户就把测试厂当作他们的成品仓库，以避免自身工厂的成品存放的管理，另一方面也减少不必要的成品搬运成本，因此针对客户的要求，测试厂也提供所谓的Door to Door的服务，即帮助客户将测试完成品送至客户指定的地方（包括客户的产品买家），有些客户指的地点在海外者，便需要考虑船期的安排，如果在国者，则要考虑货运的安排事宜。半导体测试生产管理特性我国半导产业为一个垂直分工十分细腻且资本密集、技术密集的特殊产业，而IC测试厂则属于这整个垂直分工体系的下游产业。正由于这种环 环相扣的分工体系，使半导体产业对外在环境的变动影响十分敏感。例如某个晶圆制造厂的短时间意外跳电，影响晶圆产出，这便会在两三天后造成下游产业的剧烈变动，因此在这个产业中，无论是上游厂家或下游厂家，都有着不要把所有鸡蛋放于同一篮的风险分散心态，以测试厂本身的心态来说，其服务对象绝不仅限于几家固定的客户上。为了分散货源，避免上游主要客户临时发生问题（如一些天灾、人祸所造成产品无法如期出货）使测试厂无货可测的危机，都会积极的争取任何一可能的订单，不错失任何增加新客户的机会。测试厂因为位于整个IC产业中的下游，其接单比较类似于买方市场导向型式，即对上游厂家并没有太大的约束力，测试厂只能随时等待上游厂商将待测品送来，而无法更进一步要求上游厂商何时送来。下面是将IC测试厂的共通的生产管理特性经汇总后，列点描述。一、没有属于自己产品的制造服务业测试厂本身并不生产制造东西，它并没有自己的产品，而是以接订单的方式来贩卖工厂产能，它的系统行为主要是对上游厂商送来的待测产品进行电性功能上的测试（前段测试流程）及外观上的检验（后段测试流程），本质上是属于服务业的，有着服务业里顾客要求至上的营业精神在其中，上游厂商的待测品来到时点并无限制，24小时都可以入库，而测试厂现场也是采取四二轮的工作方式，24小时的在进行测试作业。由于本产业并无自己的产品，在厂中流动的产品也都是顾客提供的，其机台服务产能无法以半成品型态保存。因此传统以物料需求计划（MRP）为核心的生产规划方式无法直接应用于本产业。二、以接订单的方式进行测试服务测试厂是以接订单的方式来进服务，在厂的测试流程中，物流的移动也是以测试批为单位，而测试批的大小并不一致。但出货时却有两种不同的作法，一是以测试批为单位来出货，一是以待测品良品数来发货；后者发生的主因在于测试厂是位于整个IC制造流程里最后一站，因而有些客户便它视为发货中心（仓库），当客户有任何发货的需求时，便通知测试厂，要求在何时何地要什么产品多少颗，此时测试厂出货时便要以产品的良品颗数为出货单位处理，在生管排程的处理上，此时在 进行测试批测试时，便要可量此测试批的历史良率值当作投料数量的参考，以确保完测的良品IC数达到所需要求。三、注重客户多样化的服务IC测试是一个以满足客户要求为主的买方市场产业，而为使测试厂能实时的满足各个客户不同的需求（包括各式的出货包装、出货运送型式、测试流程调整变动等），又要同时顾及本身营运的效率为竞争力，必须在厂包括测试流程、管理体制、产能及人力调度都要保持高度的弹性，当然这对于测试的生产管理是一大挑战。 四、测试批测试流程的多样性测试批的测试流程，随着测试品的IC产品特性不同，其测试时所需 要的测试机台、测试程序、测试配件（Handler/Loadboard）等及所需的测试作业项目都不尽相同，这些测试流程，随着客户的需求而调整，因此各个测试批虽属同一个测试产品，但可能会拥有不同的测试流程。因此在测试厂，以测试批为单位，每个测试批均会拥有一流程卡，说明此测试批的所有测试流程作业，此卡会随着测试批在厂移动，在其上会记载着此测试批测试的所有过程及测试结果，它在现厂为一个重要的物流移动通行证，而对管理者及工程师为言，也反应出此测试批的测试过，为诊断测试批测试结果有异常现象时，提供很好的判断讯息。五、待测品Lot的大小，在客户同意前，不能任意分割或合并待测品Lot的大小，取快于客户对于此批待测品是否看重测试品测试结果的认证，因为如要准确的收集同一个Lot生产IC的良率，需使此批在测试时的各种测试环境（包括使用同一台测试机台、同一台Handler等），也因此客户会很清楚的告诉厂方不可任意的分割他们送来的测试批大小（国外客户一般均会作此要求）。但如果客户只是专注于挑出Lot中的不同电性的IC，则便会同意分批的动作，也就是一个很大的Lot可以任由生管人员视现场状况，分解成数小批，同时在现场进行测试，当然比较下，分批后，原Lot测试结果的质量认证较为困难，但相对的，因为Lot 比小，因此在生产排程时，有着较大的弹性，可使测试批的完测时间缩短。 六、测试批有Hold的现象存在，而造成测试批流程相依于测试结果测试批的流程并非在流程卡定出后，便一成不变的，测试厂实际上便是在帮客户作IC品管把关的工作，当一批产品在测试完后，其良率不及预期设定的标准时，为确认此测试结果的发生原因，便须将此测试批Hold住，集结各个相关单位及客户，共同商议及确认其测试结果。当现场有测试批被Hold住后，一般会被滞留在原处等候管理单位与客户接，决定其处置方式。当产品被Hold住且经过相关单位的工程分析及与客户之间的互动评估之后，原来测试批的测试流程会被改变，其改变一般会有三种可能： （A）如果是在测试机台（Tester）处被Hold住，则可能换测试软件， 然后重新进入测试机台进行测试。 （B）待测品不再继续原本预定的测试流程，而直接出货回到客户处。 （C）待测品继续后面的测试，不过原本的测试流程已被更动成新的测试流程。 产品被Hold住之后，无法预估会被Hold住多久，在逻辑IC测试厂的 最终测试流程中，大部分的Hold的现象发生在测试机台在对待测品进行电性测试之后。由于测试流程相依于测试结果，因此在前段流程结束前，厂方和客户是用待测品在正常状态下（不被Hold住）完成测试流程的时间（即Cycle Time）来决定订单的交期时间，其Cycle Time愈短，竞争力愈好。七、在测试厂中的最终测试流程中，可将流程分成前段测试流程及后段测试流程如果把测试流程从测试机台处区分成前段流程与后段流程的话，可以发现：（A）前段测试流程是属于利用测试机台来测试产品的电子功能特性的正常与否，而后段则属于产品外观上的检测部分。（B）前段测试流程为有回流现象的Job-Shop模式，而后段测试流程则属于不纯粹（Unpure）的Flow-Shop模式。（C）在前段测试流程，测试产品被Hold住的情况比较多而发现机会也比较大。（D）前段测试流程的测试机台非常的贵（一台通常要上亿台币）相较之下，后段测试流程的机台就便宜很多。（E）在前段测试流程里，存在设定程序相依问题。八、测试厂的生管人员负责订单的接洽、排程及跟催，责任繁重目前在这个产业中，生管人员一般都充当销售人员，直接与客户接洽、接订单并且以类似项目管理的方式，一位生管人员负责几家客户，这几家客户的待测品就由此位生管人员全权负责（这其中包括了待测品 上线测试的排程安排，拿测试结果与客户讨论，敲定出货日期、跟催. 等）。而在测试品现场派工方面，生管人员则要在在满足与客户协议的交期前提下，尽量提高机台使用率、缩短测试流动时间为排程目标。电子构装型态介绍半导体产品的I/O数目也会影响测试机台的可适用性，所有的IC构装型态可以区分为两大类，一为引脚插入型，另一为表面黏着型，请见下图。 构装型态 应用产品 变化型态 引脚插入型 消费性电子 PDIP, DIP, SK-DIP 表面黏着型 存 SOP,TSOP,SSOP, SO, SOJ 可程序化逻辑IC LCC, LCC 逻辑IC TQFP, LQFP, QFP Others 芯片组,LCD BGA,TAB,F/C, BGA,TABDIP=Dual in-lineBGA=Ball grid array packageTAB=Tape-automatedSO=Small outline bongingQFP=Quad flat packageLCC=Leaded chip carrier引脚插入型目前常见的构装型态主要是DIP，如果再细分的话，又有SK-DIP、SIP（单边引脚）等；在表面黏着型方面，主要的构装型态有SO、 QFP、BGA等。常见的外观及相关应用请见下图构装型态 构装名称常见应用产品 Single In-Line Package(SIP) Power Transistor Dual In-Line Package(DIP) SRAM,ROM, EPROM, EEPROM, FLASH, Micro controller Zig-Zag In-Line Package(ZIP) DRAM, SRAM Small Outline Package(SOP)Linear, Logic, DRAM, SRAM Plastic Leaded Chip 256K DRAM, ROM, SRAM, EPROM, Carrier(PLCC)EEPROM, FLASH, Micro controller Small Outline Package(SOJ) DRAM, SRAM, EPROM, EEPROM, FLASH Quad Flat Package(QFP)Microprocessor Pin Grid Array(PGA)Microprocessor各构装型态叙述如下：（1）DIP（Dual In-Line Package）它的引脚是长在IC的两边，而且是利用插件方式让IC与印刷电路板结合，有别于另一种适用于表面黏着技术的构装方式，这种构装的材料可以是塑料（Plastic）或瓷（Ceramic），因而有PDIP及CDIP之分，大部份64只脚以下的电子组件是利用这种构装型态包装的。（2）SOP（Small Outline Package） 也有人称之为SOIC（Small Outline Integrated Circuit），跟DIP一样，大部分所使用的脚数仍被局限在64只脚以下，而大于44只脚以上的电子组件则是转往LCC或是QFP等。SO系列型态包括有TSOP（Thin Small Outline Package）、TSSOP（Thin-Shrink Small Outline Package）、SSOP（Shrink Small Outline Package）、SOJ（Small Outline J-Lead）、QSOP（Quarter-Size Small Outline Package）以及MSOP（Miniature Small Outline Package）等。（3）LCC（Leaded/Leadless Chip Carrier）它的引脚不像前面的DIP或SO，脚是长在IC的两边，而是长在IC的四边周围，因此它的脚数要比前两者来的稍微多些，常用的脚数可以从20 96只脚不等，引脚的外观也有两种，一种是缩在里面，从外面看不到，另一种则是J型引脚（J-Lead），其被称之为QFJ（Quat Flat J-Lead Package）。（4）PGA（Pin Grid Array）其引脚的外观是针状的，因此它跟DIP一样也是用插件的方式与电 路板结合，由于连接方式较不方便，因此随着QFP的进步，有些原本用PGA构装的IC已经转往QFP发展。（5）QFP（Quad Flat Package） QFP是一种高脚数、四边引脚的包装，它主导了大部份ASIC、逻辑 IC以及中低阶的微组件的主要包装型态，常见的QFP变化型还包括有MQFP（Metric QFP）、MQUAD（Metal QFP）、TQFP（Thin QFP）等。事实上，不同的IC产品，应其功能I/O数的需求及散热、按装等考虑，也会有其常用搭配的包装型式。在下表中我们可以看到逻辑性产品中最主要的包装型态是SO及DIP；在非挥发性的存方面（ROM、FLASH），其主要的包装型式是SO、DIP和LCC等；而DRAM则是以SO包装占九成上，至于Microcompoent所包括的产品最主要的有MPU、MCU、MPR等，其最主要的包 装型式为PGA、QFP等。 LOGIC N.V.MEMORY DRAM SRAMMICROCOMPONENTDIP 37% 36% 0%55.8%13%SO 52% 61.3% 96.5% 33.3%24%LCC6%21.8%3.5%7.1%20%PGA 0.16% 0%0% 0%3%QFP5%0% 0%3.6%40%BGA0.14%0%0%0.3%0.37%总计100%100%100%100%100% 电子构装制造技术IC芯片必须依照设计与外界之电路连接，才可正常发挥应有之功能。用于封装之材料主要可分为塑料（plastic）及瓷（ceramic）两种。其中塑料构装因成本低廉，适合大量生产且能够满足表面黏着技术之需求，目前以成为最主要的IC封装方式。而瓷构装之发展已有三十多年历史，亦为早期主要之构装方式。由于瓷构装成本高，组装不易自动化，且在塑料构装质量及技术不断提升之情形下，大部份业者皆已尽量避免使用瓷构装。然而，瓷构装具有塑料构装无法比拟之极佳散热能力、可靠度及气密性，并可提供高输出/入接脚数，因此要求高功率及高可靠度之产品，如CPU、航天、军事等产品仍有使用瓷构装之必要性。目前用于构装之技术，大概有以下数种。分别为打线接合、卷带式自动接合、覆晶接合等技术，分述如下：打线接合（Wire Bonding） 打线接合是最早亦为目前应用最广的技术，此技术首先将芯片固定于导线架上，再以细金属线将芯片上的电路和导线架上的引脚相连接。而随着近年来其它技术的兴起，打线接合技术正受到挑战，其市场占有比例亦正逐渐减少当中。但由于打线接合技术之简易性及便捷性，加上长久以来与之相配合之机具、设备及相关技术皆以十分成熟，因此短期打线接合技术似 乎仍不大容易为其它技术所淘汰。卷带式自动接合（Tape Automated Bonding, TAB） 卷带式自动接合技术首先于1960年代由 通用电子（GE）提出。卷带式自动接合制程，即是将芯片与在高分子卷带上的金属电路相连接。而高分子卷带之材料 则以polyimide为主，卷带上之金属层则以铜箔使用最多。卷带式自动接合具有厚度薄、接脚间距小且能提供高输出/入接脚数等优点，十分适用于需要重量轻、体积小之IC产品上。覆晶接合（Flip Chip）覆晶式接合为IBM于1960年代中首 先开发而成。其技术乃于晶粒之金属垫上生成焊料凸块，而于基版上生成与晶粒焊料凸块相对应之接点，接着将翻转之晶粒对准基版上之 接点将所有点接合。覆晶接合具有最短连接度、最佳电器特性、最高输出/入接点密度，且能缩小IC尺寸，增加单位晶圆产能，已被看好为未来极具潜力之构装方式。构装制程介绍随着IC产品需求量的日益提升，推动了电子构装产业的蓬勃发展。而电子制造技术的不断发展演进，在IC芯片轻、薄、短、小、高功能的要求下，亦使得构装技术不断推出新，以符合电子产品之需要并进而充分发挥其功能。构装之目的主要有下列四种：（1）电力传送（2）讯号输送（3）热的去除（4）电路保护所有电子产品皆以电为能源，然而电力之传送必须经过线路之连接方可达成，IC构装即可达到此一功能。而线路连接之后，各电子组件间的讯号传递自然可经由这些电路加以输送。电子构装的另一功能则是藉由构装材料之导热功能将电子于线路间传递产生之热量去除，以避免IC芯片因过热而毁损。最后，IC构装除对易碎的芯片提供了足够的机械强度及适当的保护，亦避免了精细的集成电路受到污染的可能性。IC构装除能提供上述之主要功能之外，额外亦使IC产品具有优雅美观的外表并为使用者提供了安全的使用及简便的操作环境。IC构装依使用材料可分为瓷（ceramic）及塑料（plastic）两种，而目前商业应用上则以塑料构装为主。以塑料构装中打线接合为例，其步骤依序为芯片切割（die saw）、黏晶（die mount / die bond）、焊线（wire bond）、封胶（mold）、剪切/成形（trim / form）、印字（mark）、电镀（plating）及检验（inspection）等。以下依序对构装制程之各个步骤做一说明：芯片切割（Die Saw） 芯片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒（die）切割分离。欲进行芯片切割，首先必须进行晶圆黏片，而后再送至芯片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上，而框架的支撑避免了胶带的皱折与晶粒之相互碰撞。黏晶（Die Dond） 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶（epoxy）黏着固定。黏晶完成后之导线架则经由传输设备送至弹匣（magazine），以送至下一制程进行焊线。焊线（Wire Bond） 焊线乃是将晶粒上的接点以极细的金线（1850骻）连接到导线架之引脚，进而藉此将IC晶粒之电路讯号传输至外界。封胶（Mold） 封胶之主要目的为防止湿气由外部侵入、以机械方式支持导线、部产生热量之去除及提供能够手持之形体。其过程为将导线架置于框架上并预热，再将框架置于压模机上的构装模上，再以树脂充填并待硬化。剪切/成形（Trim /Form） 剪切之目的为将导线架上构装完成之晶粒独立分开，并把不需