电子科大微固学院专业课集成电路原理及设计课件第四章——考研专业课科目.ppt

2023年4月12日6时42分,1,第四章 MOS逻辑集成电路,4.1 MOS器件的基本电学特性 4.1.1 MOSFET的结构与工作原理 4.1.2 MOS器件的阈值电压Vth 4.1.3 MOSFET的简单大信号模型参数 4.1.4 MOSFET小信号参数 4.1.5 MOS器件分类与比较 4.1.6 MOS器件与双极型晶体管BJT的比较 4.2 NMOS逻辑IC 4.2.1 静态MOS反相器分类与比较 4.2.2 NMOS反相器,2023年4月12日6时42分,2,4.3 CMOS反相器 4.3.1 CMOS逻辑电路的特点 4.3.2 CMOS反相器特性分析 4.3.3 CMOS传输门 4.4 三态输出缓冲器 4.5 静态CMOS逻辑门电路 4.5.1 CMOS基本门电路 4.6 动态和准静态CMOS电路 4.6.1 动态CMOS电路 4.7 CMOS变型电路 4.7.1 伪NMOS逻辑 4.7.2 钟控CMOS逻辑（C2MOS）4.7.3 预充电鉴别逻辑（P-E逻辑）4.7.4多米诺（Domino）CMOS逻辑,2023年4月12日6时42分,3,4.1 MOS器件的基本电学特性,4.1.1 MOSFET的结构与工作原理 MOSFET是Metal-Oxide-Semiconductor Field Effect Transistor的英文缩写，平面型器件结构，按照导电沟道的不同分为NMOS和PMOS器件。MOS器件基于表面感应的原理，是利用垂直的栅压VGS实现对水平IDS的控制。它是多子（多数载流子）器件。用跨导描述放大能力。,2023年4月12日6时42分,4,图4.1 NMOS结构示意图,MOSFET(器件/电路)的特点,1.只靠一种载流子工作，称为多子器件。2.可看作“压控电阻器”。3.无少子存储效应，可制成高速器件。4.输入阻抗高，驱动电流小。适于大规模集成，是VLSI、ULSI的基础。低压低功耗电路。5.热稳定性好。(负温度系数)6.缺点是导通压降大，输入电容大，驱动能力弱。,2023年4月12日6时42分,5,图4.2 不同VG下NMOSFET能带分布,2023年4月12日6时42分,6,4.1.2 MOSFET的阈值电压,阈值电压-使MOS器件沟道区进入强反型(S=2FB)所加的栅电压。,(4.1),2023年4月12日6时42分,7,式中 MS-栅与衬底的接触电势差VBS-衬底与源之间的衬偏电压S-衬底表面势FB-硅衬底的体费米势QSS-硅与Si2O界面的单位面积电荷量(C/cm2)QB0-零衬偏时Si2O下面耗尽层单位面积的电荷量(C/cm2)Qi-调沟离子注入时引入的单位面积电荷量(C/cm2)Cox-电位面积的栅电容VFB-平带电压-体效应因子（衬底偏置效应因子）(V1/2),2023年4月12日6时42分,8,(C/cm2),(“+”for PMOS,“”for NMOS),(C/cm2)NSS=10101011(cm-2),(F/cm2),2023年4月12日6时42分,9,ni=1.51010cm-3（测量值）MS=体材料的接触电势 栅材料的接触电势（注：接触电势相对于本征Si而言）,2023年4月12日6时42分,10,2023年4月12日6时42分,11,例4.1 求解Vth,已知：N+Poly-Si栅NMOS晶体管，栅氧厚度tox=0.1m，NA=31015cm-3，ND=1020cm-3，氧化层和硅界面处单位面积的正离子电荷为1010cm-2，衬偏VBS=0V。求：Vth，。,解：NMOS衬底费米势为N+Poly-Si栅接触电势Poly-Si=0.56(V)得：,2023年4月12日6时42分,12,2023年4月12日6时42分,13,4.1.3 MOSFET的简单大信号模型参数,1、非饱和区(VGSVth，VDS(VGS-Vth),(4.2),2、饱和区(VGSVth，VDS(VGS-Vth),(4.3),2023年4月12日6时42分,14,对于Si：n=580 cm2/(Vs)，p=230 cm2/(Vs)W,L均为有效尺寸K=COX(A/V2)导电系数=(COXW)/L(A/V2)跨导参数 沟道长度调制因子(V-1),5m硅栅P栅CMOS工艺典型值：,2023年4月12日6时42分,15,例4.2 计算MOS管IDS,已知：N+Poly-Si栅NMOS晶体管宽长比W/L=100m/10m，漏、栅、源、衬底电位分别为5V，3V，0V，0V。n=580 cm2/(Vs)，其他参数与例4.1相同。求：漏电流IDS；若漏、栅、源、衬底电位分别为2V，3V，0V，0V，则IDS=？,解：由已知VGS=3V，VDS=5V，VBS=0V，Vth=0.439V VDS=5V(VGS-Vth)=3-0.439=2.561(V)器件工作在饱和区，则：,（若不考虑沟道长度调制，IDS=0.63mA）,2023年4月12日6时42分,16,如果VGS=3V，VDS=2V，VBS=0V，则 VDS=2V(VGS-Vth)=3-0.439=2.561(V)器件工作在非饱和区，有：,2023年4月12日6时42分,17,4.1.4 MOSFET小信号模型参数,1、跨导gm 表征了MOSFET栅压对漏源电流的控制能力(VDS恒定)。(1)饱和区：,(4.4),2023年4月12日6时42分,18,(2)非饱和区：2、沟道电导gds 表征了MOSFET漏源电压对漏源电流的控制能力(VGS恒定)。(1)饱和区：,(4.5),(4.6),2023年4月12日6时42分,19,(2)非饱和区：3、品质因数0 表征开关速度正比于栅压高出阈值电压的程度，可作为频率响应的指标。其中，为载流子沟道渡越时间。,(4.7),(4.8),2023年4月12日6时42分,20,Tips 高速电路需gm尽可能大。VGS，或Vth 0，有利于电路速度提高。但：VGS VDS，电路功耗增大。Vth 逻辑摆幅，电路抗干扰能力下降。晶向的n型反型层（p型衬底）表面电子迁移率大于晶向的迁移率，大约为晶向p型反型层中空穴迁移率的3倍。所以，高速NMOS电路多选择晶向p型衬底。,2023年4月12日6时42分,21,4.1.5 MOSFET分类与比较,1、MOS器件分类,2023年4月12日6时42分,22,2、MOSFET的符号 源极的箭头将源漏区分开，同时标明了源极载流子所形成的电流方向。衬底的箭头方向可以认为是沟道(N或P)与衬底所形成的PN结的方向。源漏两极在物理上并无区别，只有在加上电源(和偏置)时才出现工作点的差异。电路图中应尽量使用简洁的符号，除非必要，不必给出衬底的连接。,图4.3 MOSFET的符号,2023年4月12日6时42分,23,3、MOSFET的特性,图4.4 NMOSFET的特性,2023年4月12日6时42分,24,图4.5 PMOSFET的特性,2023年4月12日6时42分,25,4、Vth的比较,Al栅：E-NMOS 0+D-NMOS 0+E-PMOS 0 D-PMOS 0 硅栅：E-NMOS 0+D-NMOS 0+E-PMOS 0 D-PMOS 0,+,+,(N+),2023年4月12日6时42分,26,P+硅栅：E-NMOS 0+D-NMOS 0+E-PMOS 0+D-PMOS 0+,+,在集成电路工艺中，通常需要对阈值电压进行调整，使之满足电路设计的要求，此工序称为“调沟”。即向沟道区进行离子注入（Ion Implantation）,以改变沟道区表面附近载流子浓度，与此相关的项用 表示。一般调沟用浅注入，注入能量在6080KeV左右；若异型注入剂量、能量较大，则可注入到体内，形成埋沟MOS（Buried-Channel MOS）。,2023年4月12日6时42分,27,4.1.6 MOSFET和Bipolar BJT的比较,MOSFET Metal Oxide Semiconductor Field Effect TransistorBJT Bipolar Junction Transistor 特性不同（图4.6，工作区的定义不同）工作原理不同（流控与压控，与gm）输运机制不同（少子器件与多子器件，双极与单极）,2023年4月12日6时42分,28,图4.6 Bipolar BJT与MOS器件输出特性曲线,2023年4月12日6时42分,29,4.2 NMOS逻辑IC,4.2.1 静态MOS反相器分类与比较1、各种静态MOS反相器,反相器？,2023年4月12日6时42分,30,图4.7 各类静态MOS反相器,2023年4月12日6时42分,31,2、静态MOS逻辑电路（反相器）的比较 PMOS反相器（最早进入市场）优点：工艺简单、成熟、成本低。缺点：工作速度低（p较低门延迟一般几百ns）。工作电压高（-18-24V）功耗大。进一步降低功耗提高速度困难。NMOS反相器 优点：迁移率高(n=2 3 p)工作速度 VT低工作电压VDD功耗改善。工作电平易于与双极电路匹配。缺点：工作过程中负载管始终开启功耗较大。,2023年4月12日6时42分,32,CMOS反相器 优点：极小的静态功耗 极高的输入阻抗（108）较高的速度 较大的噪声容限 缺点：工艺复杂，对设备要求较高 BiCMOS(CMOS+Bipolar)反相器 既有BJT的高速度、高驱动能力和高精度模拟性能，又有CMOS电路的低功耗、高集成度的优点。,2023年4月12日6时42分,33,3、静态MOS逻辑电路的特点（1）可在直流电压下工作。（2）当完成一个逻辑过程后，只要条件不变，其最终结果可长时间以一种稳定状态保持下来。（3）电路的线路形式可与同功能的双极型电路类似。,2023年4月12日6时42分,34,4.2.2 NMOS反相器1、电阻负载 反相器静态特性通常用电压传输特性（VOVi）来描述。可由负载的伏安特性、输入管特性及电源电压三要素导出。,图4.8 电阻负载反相器,（4.9）,负载线方程：,（4.10）,可得：,2023年4月12日6时42分,35,（4.11）,图4.9 电阻负载NMOS反相器负载方程曲线和传输特性曲线,2023年4月12日6时42分,36,由传输特性曲线可见：（1）VOH=VDD（2）RL，VOL（3）RL，过渡区变窄 要使反相器性能，须有大阻值RL。,扩散电阻，面积 MOS静态存储器常用离子注入多晶硅电阻（R=106107）一般反相器用MOSFET作有源负载,2023年4月12日6时42分,37,2、饱和负载反相器（E/E）负载管TL：VDS=VGS(VGS-VT)。TL始终处于饱和区，因此称为饱和负载反相器。（1）静态特性(输出特性、传输特性和直流噪声容限)输出特性 主要考虑开态(导通态：Ion、Von)和关态(截止态：Ioff、Voff)。,图4.10 E/E饱和负载NMOS反相器,2023年4月12日6时42分,38,开态时，负载管TL：,(4.12),而：,即：,(4.13),2023年4月12日6时42分,39,可见，要使VOL，须有gmLgmI，即：(W/L)L(W/L)I。其中,(4.14),而输入管跨导：,(4.15),2023年4月12日6时42分,40,关态时，截止电压Voff即输出高电平。忽略Ioff，有：,(4.16),则，与式4.13联立，得：,或,(4.17),由以上分析可知，反相器导通时，TL、TI都导通，输出低电平VOL，并由两管得跨导之比决定 有比电路。,区分有比电路和无比电路的一个简单方法：如输出低电平时输入管和负载管都导通，为有比电路，反之则为无比电路。,?,2023年4月12日6时42分,41,传输特性 定义：采用前述负载线方法可得：由上式 R，VOL，过渡区变窄。,图4.11 E/E 反相器传输特性,(4.18),(4.19),2023年4月12日6时42分,42,直流噪声容限（或指定噪容）抗干扰对反相器的要求：逻辑摆幅大 VOH，VOL 高VDD和I/L1。高增益过渡区 电压放大系数KV 输入管跨导gmI。,图4.12 直流噪声容限,VIL、VIH分别为输入低电平上限和输入高电平的下限。VNML、VNMH则为低电平噪容和高电平噪容。,2023年4月12日6时42分,43,（2）瞬态特性（不考虑MOS管本身的存贮时间和渡越时间，电路输出端的全部电容等效为负载电容，输入波形为理想方波）当VOH/VOL=1520，计算下降（放电）时间tf的简化公式为,图4.13 考虑了延迟的输出波形,(4.20)显然，CL，tf。即电容存贮的电荷量减小，对于相同的泄放电流所需的放电时间就变短。,2023年4月12日6时42分,44,而上升（充电）时间近似计算公式：,在上升过程中，VO升高，TL衬底偏置效应，VthL，当VOVOH=VDD-VthL，TL处于临界导通状态，导通电阻很大，导电电流很小，上升过程变缓，充电时间曲线拖着一个“长尾”。改进措施：采用非饱和负载、自举负载。,(4.21),从上式可以看出，CL，L都可使tr。,2023年4月12日6时42分,45,（3）速度功耗乘积 静态功耗 反相器不接负载处于导通状态时的功耗。平均直流静态功耗：瞬态附加功耗Pt 反相器做开关器件使用时，在高低电平转换期间对负载电容CL充/放电所消耗的功率。其中，f为开关频率，（一般trtf）。,(4.22),(4.23),(4.24),2023年4月12日6时42分,46,要降低MOS电路的功耗，应该降低VDD，减小导通电流；而要提高MOS电路的工作速度，应该降低tr，增大负载电容的充电电流，由式4.21知，,可见，降低功耗与提高速度是矛盾的!因此需要有一个新的指标来综合衡量电路性能 集成电路优值（延时功耗积）。,延时功耗乘积：,（4.25）,定义平均延迟时间：,2023年4月12日6时42分,47,3、非饱和负载反相器 负载管TL栅极偏置使TL处于非饱和区，且VOH可达到VDD。,图4.14非饱和负载 E/E NMOS反相器,特点：反相器截止时，TL处于充分导通状态(虽然VthL随着VO而增大，但VGG较大，即使输出VOH=VDD时仍能保证VGSL VthL，即TL充分导通，从而饱和负载反相器上升沿“长尾”现象得到改善)，充电电流，tr，有利于提高速度。但需双电源，且功耗大，综合而言，其电路优值改进不大。,2023年4月12日6时42分,48,4、自举负载反相器(P113 7.1)工作原理：预充电管T3的作用是使T2的VG(VDD-VT3)。电容Cb起正反馈的作用，使T2的栅电压随VO的升高而升高“自举”（即Bootstrapping，发生在VO上升过程）。,图4.15自举负载 NMOS反相器,实际上Cb、Cs无需专门制作，均为器件的寄生电容。其中 Cb T2管G、S间的MOS电容 Cs T2管G、B间寄生电容+T3管源扩散区势垒电容,2023年4月12日6时42分,49,由于Cb的反馈作用而在T2栅极产生一迭加电压：,（4.26）,其中 称为自举率。为使T2进入非饱和态：,（4.27）,即,（4.28）,则,（4.29）,2023年4月12日6时42分,50,一般，集成工艺中一般nMOS器件阈值电压相同，即VT2=VT3=VT，当V=VO=2VT时，就有VG2=VDD-VT+2VT=VDD+VT，此时达到饱和/非饱和临界状态。VO继续增大，VG2电位随着升高，T2管进入非饱和区，同时可使瞬态VOH=VDD，且提高了工作速度，该电路静态VOH=VDD-2VT。为了提高自举电容作用，应增大自举率，即Cb，Cs。另外，常用的自举负载还有两种改进型结构，如图4.16所示。,2023年4月12日6时42分,51,其中，T4为提拉管，使VOH=VDD-VT4，R为上拉电阻使VOH=VDD。,图4.16 两种改进型自举负载反相器,2023年4月12日6时42分,52,5、E/D NMOS反相器(P115 7.2)负载管TL为耗尽型NMOS，VGSL=0VTD，始终导通，且在大部分时间内工作在饱和区,保持恒流特性:ID(VTD2)/2,与E/E NMOS反相器相比，有更长的时间以较大的电流充,图4.17 E/D NMOS反相器,电，tr；随着VO的升高，VTD因衬偏效应而降低，充电电流有所下降，总体来看，其性能优于E/E反相器。,2023年4月12日6时42分,53,E/D NMOS反相器的主要特点：（1）VOHmax=VDD，可在低电源电压下工作。（2）直流特性强烈依赖于VTD，由ID饱和=IE非饱可得：,（4.30）,VTD，VOL，不需调整W/L，可使芯片面积减小。（3）负载管具有恒流源特性，工作速度较快。,2023年4月12日6时42分,54,6、小结有比电路的缺点：直流功耗较大（Vi=“1”，两管同时导通）两元件相互依赖（为保证VOL足够低，R大）输出波形的上升沿和下降沿极不对称（充放电能力不同）,图4.18不同负载形式的充放电能力比较,CMOS互补反相器(Complementary MOS),2023年4月12日6时42分,55,4.3 CMOS反相器,图4.19 P阱CMOS反相器剖面图,（1）P阱CMOS反相器 由PMOS工艺发展而来，并与之兼容。n-Sub掺杂浓度较低，而P阱浓度较高(一般高12量级),使Vtp，较易 实现Vtn=Vtp，无需离子注入调沟。NMOS做在阱内，迁移率较低，有利于与PMOS性能相匹配。,2023年4月12日6时42分,56,（2）N阱CMOS反相器 图4.20 N阱CMOS反相器剖面图 与E/D NMOS工艺相兼容便于制作与TTL逻辑兼容的NMOS-CMOS混合电路。NMOS做在轻掺杂的p-Sub上，迁移率高、Cj和低，尤其适用于C2MOS，多米诺电路等采用NMOS器件较多的动态电路。N阱中衬底电流为电子电流，n较高，寄生电阻较小，衬底电流易于泄放，寄生衬底电压较低。,2023年4月12日6时42分,57,4.3.1 CMOS逻辑电路的特点,（1）静态功耗极低（WnW）。（2）工作电源电压范围宽（318V）。（3）抗干扰能力强，其直流噪声容限一般可达到3040%VDD。（4）逻辑摆幅大（VSSVDD）。（5）输入阻抗高（1081010）。（6）扇出能力强。（扇出因子N0可达50，但随着所带电路数目的增多，工作速度有所下降）。（7）温度稳定性好。（8）抗辐射能力强。（9）成本低。（10）动态功耗与工作频率密切相 关（P动=CLfVDD2）。,2023年4月12日6时42分,58,CMOS逻辑 TTL逻辑塑料封装-40+85 0+70陶瓷金属封装-55+125-55+125注意：MOS器件的亚阈区和饱和区的温度特性有所不同。,亚阈区：（VGSVth）,其电流为正温度系数。,饱和区：（VDSVGS-Vth0）,负温度系数。,2023年4月12日6时42分,59,4.3.2 CMOS反相器特性分析(P116 7.3),1、CMOS反相器工作原理,结合如前所示的CMOS反相器电路结构和剖面示意图，分析其工作过程如下：Vi=“0”时：VGSn=0，VGSp=-VDD p管导通，n管截止 Vo=“1”=VDD。Vi=“1”时：VGSn=Vi，VGSp=0 n管导通，p管截止 Vo=“0”（=0V）即：VOH VOL=VDD 最大逻辑摆幅，且输出摆幅与p、n 管 W/L无关(无比电路)。,2023年4月12日6时42分,60,2、CMOS反相器直流特性（1）直流传输特性 传输特性工作区：负载管（P）输入管（N）I：非饱和 截止II：非饱和 饱和III：饱和 饱和IV：饱和 非饱和V：截止 非饱和,图4.21 传输特性与工作区划分,2023年4月12日6时42分,61,由反相器电路结构得反相器p、n管各偏置电压关系：,（4.31）,（4.32）,则,其中：,（4.33）,*K的这种定义仅 限于此处,2023年4月12日6时42分,62,特性分析：I区：n管截止，VOH=VDDII区：Ip非+In饱=0，则参照式4.32，有,（4.34）,III区：Ip饱+In饱=0，此时反相器电流达到最大值，Vo随Vi变化 剧烈，称为高增益区或过渡区，有,（4.35）,2023年4月12日6时42分,63,其中，V*-转换电平，若VTn=VTp，且Kp=Kn V*=VDD/2。IV区：Ip饱+In非=0，由式4.32得,（4.36）,V区：p管截止，VOL=0。实际上，p或n管截止时，反相器仍有微弱静态漏电流通过，主要由电路中pn 结漏电或表面漏电引起VOL0，VOHVDD。,2023年4月12日6时42分,64,（2）直流噪声容限直流噪声容限表征主要有两种：指定噪容和最大噪容。指定噪容 多用于实际生产对TTL电路的评价，即 高电平噪容：VNMH=VOH-VIH 低电平噪容：VNML=VIL-VOL 高电平噪容表征被驱动级输入高电平时的抗干扰能力，即：若驱动级输出VOH时，出现负向脉冲V，当 V VOH VIH,仍可使被驱动级确认为输入高电平；V VOH VIH,此时实际加在被驱动级输入端电平不足以使输入管开启导通，不会被认为输入的是高电平(误操作)。,2023年4月12日6时42分,65,最大噪容 以直流传输特性曲线与Vi=VO的直线交点所对应的输入电压分别与电源VDD和零电平之差作为高低电平的噪容。MOS电路为设计方便起见，多采用此指标表示抗干扰能力。对于CMOS，该交点即转换电压V*。,（4.37）,将V*归一化，由4.35式得,（4.38）,2023年4月12日6时42分,66,式中,欲获得良好的噪容特性，要求：VNMHM=VNMLM,只须,或 V*=0.5,同时可知：,当0=1，p=n即可满足。,图4.22 最大噪声容限示意图,(4.39),2023年4月12日6时42分,67,判断一个反相器传输特性优劣的标准：逻辑摆幅要大。（对于CMOS，应控制泄漏电流）转换区特性曲线要陡。（放大系数，gm）噪容要大。（VOH VOL=VDD，V*=VDD/2）,图4.23 开关时间的定义,3、CMOS反相器瞬态特性输入为阶跃信号。忽略MOS器件本身的响应时间。全部寄生电容用CL等效。开关延迟时间,2023年4月12日6时42分,68,(1)上升/下降时间(P120 7.3.3)tr：VO由0.1VDD 0.9VDD，tf：VO由0.9VDD 0.1VDD。,(4.40),(4.41),2023年4月12日6时42分,69,tr、tf的简化公式：上升时间tr(假定对CL充电的整个过程，P管处于饱和状态)，对CL的充电：,（4.42）,（4.43）,令VO=VDD时所需时间为上升时间tr，则,（4.44）,2023年4月12日6时42分,70,若取VTp=0.2VDD，则,（4.45）,同理，取VTn=0.2VDD，则下降时间tf,（4.46）,当VTn=VTp，Kp=Kn时，tr=tf，即输出波形完全对称，实际上此时充放电电流相等。,2023年4月12日6时42分,71,（2）对延迟时间TD CMOS多级级联电路中，取经两级反相后的非阶跃输入信号与输出信号相对波形50%幅度点的时间间隔来表示延迟时间（图4.24）。因此又称“对延迟时间”TD。,图4.24 对延迟时间的定义示意,2023年4月12日6时42分,72,TD的近似表达式：（当n+p1，00.2时）,(4.47),其中,可见要使TD，TDr，TDf，且TDr=TDf，即：,(4.48),(4.49),2023年4月12日6时42分,73,对式4.48两边同乘以VDD2,有,（4.50）,（4.51）,即：Inmax=Ipmax,（4.52）,可见，要使tr、tf相等，应使充放电电流最大值相等。由于传输延迟时间TD的存在，信号在多级级联过程中经多级反相器的延迟，可能造成逻辑功能混乱。因此对级联级数有限制,（4.53）,2023年4月12日6时42分,74,允许级数,（T为阶跃信号周期，n级间延迟数）,2023年4月12日6时42分,75,3、CMOS反相器功耗特性（1）静态功耗 静态功耗=导通功耗+截止功耗 理想情况，CMOS反相器静态功耗为零。实际上由于各种非理性因素的存在，要消耗静态功耗。,p、n结漏电,表面漏电,2023年4月12日6时42分,76,（2）动态功耗 负载电容和芯片内寄生电容的充放电引起的瞬态功耗(阶跃信号)电路开关转换时进入过渡区由峰值电流引起的暂态附加功耗(非阶跃信号)或交变动态功耗,充放电电流引起的瞬态(Transient)功耗：,（4.54）,CL、f、VDD PT，与器件参量无关。当工作频率较高(几MHz)时，PT将十分显著。,2023年4月12日6时42分,77,图4.25 输入为非阶跃信号时的交变动态功耗,2023年4月12日6时42分,78,由前面的直流特性分析可知，阶跃信号输入条件下不存在两管同时导通，动态功耗只取决于瞬态功耗PT。但若输入为非阶跃信号，如图4.22所示，在开关过程中，有段p管、n管同时导通的状态产生暂态附加功耗或交变（Alternation）功耗 PA。,（4.55）,其中，I为暂态附加电流。,2023年4月12日6时42分,79,CMOS反相器总功耗包括三部分：其中以动态功耗为主，因此要降低功耗，关键要使VDD。可采用LV/LP技术，通过改进电路拓扑，设计新型器件结构，选用先进工艺等技术以达到降低功耗的目的。,（4.56）,2023年4月12日6时42分,80,4.3.3 CMOS传输门(P152 8.6),一、nMOS传送晶体管 1、工作原理,如图4.26示，输入信号Vi通过一栅极受VG控制的nMOS M1送到反相器输入端，其中M1称为信号传送器，此结构多用于动态存储电路中。其工作过程如下：,图4.26 NMOS传送晶体管,VG=“0”M1截止，Vi不能传送，Va端维持原态。VG=“1”设VGH=VDD，则：(1)Vi=“0”Vi 端为S端，VGS=VDD，M1 导通，Va=Vi=“0”。(2)Vi=“1”(VDD),2023年4月12日6时42分,81,若Va=“0”(0V)，则此时，Vi端为D，Va为S端，有VGS=VDD，VDS=VDD，M1导通，Va电位升高至(VDD-VTn)，信号传送范围受到限制。若Va=“1”（VDD），则VGS=VDS=0，M1截止，但此时传送的信号Vi=“1”=VDD，而Va=VDD其逻辑效果与M1导通等效。,注意：不可将两个信号分别加在VG、Vi上以传送晶体管实现与门功能。（VG=“0”时，传送管截止，但不能保证Va初态为“0”）,2023年4月12日6时42分,82,2、传送晶体管的优缺点(1)单管，占用芯片面积小。(2)三端器件，可尽可能减小电路的内部连线。(3)不需直流电源（时钟信号+输入信号）(4)信号传送过程中，ron变化较大（VGS、VDS变化）(5)不宜直接驱动CMOS门电路。3、传送晶体管的串联,图4.27 多个传送晶体管的串联结构,?,2023年4月12日6时42分,83,通过把多个传送管串联起来控制输入信号的逻辑走向，如图4.27所示。与其他结构相比，占用芯片面积小，连线少，但应注意两个问题：(1)传输延迟 设：R-D、S间等效电阻，C-栅电容+D、S与衬底间的扩散电容。得延迟时间常数=RC，则延迟时间：tpd N2=N2RC(N为串联级数)(4.57)通常串联数目不超过4个，否则应加缓冲器（反相器）。,2023年4月12日6时42分,84,图4.28 两种典型的NMOS超级缓冲器电路,2023年4月12日6时42分,85,(2)不恰当的级联若连接方式如图4.29所示，则经N级级联之后：VO VDD-NVTn,图4.29 一种错误的级联方式,2023年4月12日6时42分,86,二、CMOS传输门 CMOS传输门电路结构和符号表示如图4.30，时钟脉冲控制信号C的范围定为0VDD。,图4.30 CMOS传输门电路与表示,2023年4月12日6时42分,87,1、CMOS传输门的工作过程传输高电平,设V0初态为“0”，P管VGSp=-VDD，N管VGSn=VDSn，传输门导通电阻ron=rn rp，比传送晶体管导通电阻小。,图4.31 传输门传输高电平过程,2023年4月12日6时42分,88,I区：VDD-VTpVi-VOVDD,N管：VGSn=VDSnVTn，处于饱和态。随着CL充电使VO端的电位升高，VGSn=VDSn，虽然在饱和态下，VDSn变化对导通电阻无影响，但VGSn也在变化，则此时：,（4.58）,P管：在Vi-VOVDD-VTp，即VDSp=-(Vi-VO)-VDD+VTp 之前，处于饱和态，VGSp=-VDD不变，有：,即：rp。,2023年4月12日6时42分,89,III区：VTnVi-VOVDD-VTp,N管：VDSn=VGSnVTn，以,的关系继续增大。,P管：此时，其偏置情况：,（4.59）,进入线性区，其导通电阻：,（4.60）,(Vi-VO)，rp。此时，传输门导通电阻ron=rn rp。,2023年4月12日6时42分,90,II区：Vi-VOVTn传输低电平,N管：VGSn=VDSn=Vi-VOVTn,处于截止状态，rn。,P管：按,继续减小。,图4.32 传输门传输低电平过程,2023年4月12日6时42分,91,由传输高、低电平过程的分析可见：欲使,要使ron线性度提高，则须保证n、p管匹配：VTn=VTp，gmn=gmp。与单个的传送晶体管相比，CMOS传输门除了导通电阻大为改善，传输速度提高之外，还有一个突出的优点就是无高、低电平阈值损失。所谓阈值损失是指传输高电平时，是否能将Vi=VDD传到VO，或传输低电平时，最终能否使输出达到0V。,2023年4月12日6时42分,92,2、衬底偏置效应对传输门特性的影响,由上面的分析可以看出，在电平传输过程中，源跟随器的源极电位由于CL充放电随时变化，而衬底接固定电位，VBS0，有衬偏效应；漏负载级的源与衬底虽未连在一起，但电位相同，VBS=0，无衬偏效应。传输高电平n管有衬偏效应传输低电平p管有衬偏效应若采用P阱工艺，nMOS衬底浓度比pMOS的高12数量级，衬偏效应更为明显。,2023年4月12日6时42分,93,3、改进电路 九管CMOS传输门,一种改进的CMOS传输门电路如图4.33所示。TG2的n3管VBS=0，无衬偏。E=“1”，TG1、TG2工作，当Vi=“1”，TG1、TG2同时开始传输高电平，其各自的输出端V0，V0状态相同，而V0与TG1的n1管衬底相接，即VBn1=VSn3=VSn1，可等效视为n1的VBS1=0，因此，n1管无衬偏效应。,图4.33 九管CMOS传输门,传输低电平呢？,2023年4月12日6时42分,94,4.4 三态输出缓冲器,图中给出了两种带三态输出的反相器。在S端加高电平可以使电路按正常反相器工作，在S端加低电平就可以把输出强制为高阻态。多用于多个电路模块共享一条数据总线的情况。,将传输门移到输入端即成为动态CMOS移位寄存器,2023年4月12日6时42分,95,4.5 静态CMOS逻辑门电路,4.5.1 CMOS基本门电路 1.基本的CMOS与非门、或非门,图4.34 CMOS与非门和或非门,n管运算:串与并或 n串则p并,2023年4月12日6时42分,96,注意：串联方式工作时，相当于沟道长度增长，为使p、n管匹配，需增大串联管的W/L比 输入端一般不超过4个。并联方式工作时，等效为沟道宽度增大。有衬底偏置效应存在。则：（设K为单个最小尺寸MOS管的K值）对于与非门,（n2）,由4.39式，转换电平V*向VDD移动 VNMHM。,2023年4月12日6时42分,97,对于或非门,（n2）,转换电平V*向VSS移动 VNMLM。基本上CMOS门电路噪容仅能保证在20%VDD。,2.带缓冲级的CMOS门电路,由基本线路构成的CMOS门电路存在噪容低，输出波形不对称的缺点，通常以加缓冲器来解决：输入端加反相器；输出端加反相器；输入、输出端均加反相器；加缓冲器要遵循保持原门电路逻辑功能不变的原则。,2023年4月12日6时42分,98,缓冲级给门电路带来的性能上的改善：门电路驱动能力取决于反相器特性，与各输入端所处逻辑状态无关。转移特性得到改善，转换区域变窄，噪容提高。输出电平由“0”“1”，和“1”“0”跳变时间近似相等，波形趋于对称。但另一方面，加入缓冲级，使 Vi VO传送过程中经过了3、4级延迟，使延迟时间，因此多用于高噪声干扰低速系统。,2023年4月12日6时42分,99,4.6 复杂的CMOS逻辑门电路,AOI(And-Or-Invert)逻辑,2023年4月12日6时42分,100,4.7 动态和准静态CMOS电路,4.7.1 动态CMOS电路,由传输门和门电路构成，传输门与单沟道传送晶体管相比具有传输速度高(ron)，逻辑电平无阈值电压损失的优点动态CMOS电路优于单沟道NMOS动态电路。,1.动态CMOS移位寄存器,图4.35 1/2位延时电路,2023年4月12日6时42分,101,（1）栅电容的存储效应一般CgspF，Rgs1010，而Cgs存储的电荷泄放只能通过Rgs实现，则放电时间常数RgsCgs几ms可将电荷存储一段时间，使信号得以维持。Vi=“1”CP(1)上升沿 VCL“0”“1”；Vi=“0”VCL保持“1”，直至下一个脉冲上升沿到来VCL由“1”“0”。（2）若将两个1/2延时电路串联，并用2做后级脉冲，则1 称为读入脉冲，2读出脉冲。构成图4.36所示的动态CMOS移位寄存器。,2023年4月12日6时42分,102,注意：1，2为不交叠脉冲；存在时钟最高频率和最低频率。通常脉冲选择：单相脉冲：1=CP，2=双相脉冲：1，2相位不同。其信号的移位传输如图4.37所示。,图4.36 动态CMOS移位寄存器,2023年4月12日6时42分,103,图4.37 动态移位寄存器输出波形,其中第一级为主触发器，第二级为从触发器，输入信号延迟一个节拍输出。,（3）上示电路也可称之为动态CMOS D 触发器，即：,2023年4月12日6时42分,104,2、准静态CMOS移位寄存器 利用了静态触发器交叉耦合直流存储+栅电容电荷暂存两种效应。如图4.38所示。,图4.38 准静态移位寄存器,2023年4月12日6时42分,105,4.8 CMOS变型电路,4.8.1 伪nMOS逻辑,n个输入端的与非门、或非门CMOS电路需2n个MOS管，而相应的nMOS电路只需(n+1)个MOS管。因此，模仿nMOS电路的这一特点，对CMOS电路加以改进，将pMOS负载管栅接地VSS，即可得到类似于耗尽型nMOS的特性。应注意此电路属有比电路。与实际的nMOS电路逻辑相比：伪nMOS逻辑由于采用pMOS负载，其沟道薄层电阻（RS=/t=Nq/t）或方块电阻约为nMOS的23倍，导通电阻，功耗（与 nMOS相比），另一方面，由于pMOS的导通电阻，延迟时间。,2023年4月12日6时42分,106,图4.39 伪nMOS逻辑,2023年4月12日6时42分,107,4.8.2 钟控CMOS逻辑（C2MOS）,图4.40所示为C2MOS动态移位寄存器，或称为同步CMOS逻辑。由于每级只需驱动相同的移位寄存器，所有晶体管可采用最小尺寸。,C2MOS工作原理：CP=“1”，如Vi=“1”，输出节点放电，Vo“0”；若Vi=“0”，输出节点充电，Vo“1”。CP=“0”，输出节点保持原态。,图4.40 C2MOS动态移位寄存器,?,2023年4月12日6时42分,108,4.8.3 预充电鉴别逻辑（P-E逻辑）,图4.41为P-E形式三输入与非门可见，该电路既保持了与nMOS逻辑相同的管数，又有CMOS电路低功耗的特点。,P-E逻辑工作原理：预充电过程：=“0”，鉴别管Tn截止，上拉管Tp导通，将输出预充电至VDD。鉴别过程：=“1”，Tn导通，Tp截止预充电停止，根据输入端的状态，输出相应的逻辑电平