数字逻辑电路课程设计.doc

2006-2007第二学期数字逻辑电路课程设计（6.206.26）一、课程目的要求：数字逻辑电路课程设计是计算机科学与技术专业的基础实验课程，属于专业基础课，为期一周，作为数字逻辑电路理论课程的后续课程，是理论教学的深化和补充，同时又具有较强的实践性，通过本课程设计教学所要达到的目的是：培养学生理论联系实际的设计思想，训练学生综合运用数字电路课程的理论知识的能力，训练学生应用EDA工具EWB（Mulitsim）、Xilinx ISE8.1.3进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。二、课程主要内容：本课程设计的主要内容是：由学生采用EWB、ISE8.1等工具独立应该完成一个及一个以上设计题目的设计、仿真与测试。设计出一些简单的综合型系统， 同时在条件许可的情况下，可开设部分研究型设计题目，其目的是利用先进的EDA软件开发环境进行电路仿真，结合具体的题目，采用软、硬件结合的方式，进行复杂的数字电子系统设计。课题1、十进制算术运算器（简单ALU）两位十进制数加法、两位十进制数加法、二位十进制乘法。减法:整体无进位(因为减法是变为补码的加法)的结果是负数位间无进位的要进行减6(实际为加上6的补码)修正. （要有控制端）课题2、交通控制器 两个方向三色灯（红绿黄），行人路灯。定时转换，设置时间、强制转换1东西方向为主干道，南北方向为副干道； 2主干道通行40秒后，若副干道无车，仍主干道通行，否则转换； 3换向时要有4秒的黄灯期； 4南北通行时间为20秒，到时间则转换，若未到时，但是南北方向已经无车，也要转换。 5附加：用数码管显示计时。课题3、数字频率计 针对序列窄脉冲的频率(周期)的检测（TTL标准） 3位十进制数频率计,测量范围1MHZ。显示 溢出 量程课题4、智力竞赛抢答电路可有六个竞赛小组进行抢答，用LED显示抢答的组号，抢答成功后的倒计时，声音和清零。课题5、密码锁的设计与实现 包括密码设置、输入、检验、开锁、关锁、报警、显示。课题6、多进制转换（十、八、十六） 几种常用进制之间的转换，并要求用LED输出。课题7、洗衣机等家电设备的智能化控制 定时、设备编码、控制、状态显示。课题8、出租车里程计价表 能实现计费功能。计费标准自定（并能够预置）同时能够LED显示。课题9、序列信号检测器 当连续的脉冲序列与预先设定的码一致时，显示某种标志。课题11、数字钟的设计 6个LED显示，校时、校分，设置闹钟等。课题12、电子秒表计时精度0.01秒、6位LED显示、计数器最多1小时、设置复位与启动停止开关。课题13、自动售货机控制系统的设计设计一个自动售货机，它能够对货物信息的存取、硬币处理、余额计算和显示等功能。课题14、电梯控制器的设计 设计一个6层楼的电梯控制器，考虑采用某种优先策略。课题15、其他（自选课题）三、教学方式：1、设计课题学生自行选择，4个人一组。2、课题无标准答案，望大家开动脑筋，发挥自己的主观能动性，不局限于题目的要求，考核成绩根据实做情况定成绩。3、采用EWB软件作为电路仿真工具，输入方式与显示结果均使用EWB中的部件实现。4、对设计完成较好的同学，可考虑采用CPLD软件来实现设计。四、主要教学参考书：电子技术基础实验与课程设计 高吉祥主编 电子工业出版社 2002数字电路与逻辑设计（第3版），王疏银编，高教出版社 2001数字电子技术基础第四版，阎石编，高教出版社 2000电子技术基础数字部分第4版 ，康华光编，高教出版社 2000CPLD技术及其应用，宋万杰编，西安电子科技大学出版社 2002五、考核方式及要求： 课程设计报告包括电子版和纸质版优：报告撰写好、有设计原理、仿真波形或结果分析、硬件验证效果好、课题完成1个及以上。良：报告撰写较好、有设计原理、仿真波形或结果分析、硬件验证效果较好、课题完成1个。中：报告撰写一般、有设计原理、仿真波形或结果分析、硬件验证功能基本实现、课题完成1个。及格：报告撰写较差、有部分设计原理、仿真波形及结果分析、硬件验证功能基本实现、课题完成1个。不及格：报告撰写很差、没有设计原理、仿真波形或结果分析、硬件验证功能基本没有实现、课题完成1个及以下。课程设计报告课题：八位二进制并行加法器的实现成员：邵南南、凌华娟报告制作人：邵南南南京师范大学中北学院信息系计算机科学与技术专业05（19）班2007年7月一、课程设计内容及要求本次课程设计要求设计并实现一个由两个四位二进制并行加法器级联构成的八位二进制并行加法器，编程语言： VHDL二、系统总体设计（框图） 开始 输入两个八位二进制数 实行带进位二进制加法运算 有低位进位无低位进位 低四位相加并将进位加入高四位中，再将高四位相加，并显示高位进位低四位直接相加，高四位直接相加，并显示高位进位显示运算结果结束设计两个四位二进制并行加法器，分别表示八位数字中的低四位和高四位以及其加法（含进位）将两个四位二进制并行加法器级联成一个八位二进制并行加法器方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度方面都比较好。综合各方面的考虑，决定采用方案二。四位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样多位数加法器由四位二进制并行加法器级联构成是较好的折中选择。本实验中的八位二进制并行加法器即是由两个四位二进制并行加法器级联而成的。三、系统及模块设计与说明（行为设计）模块一：设计一个四位二进制并行加法器1，设计一个模块w，定义A、B、S、CIN四个量，A、B分别表示四位加数和被加数，S表示两数之和（四位），CIN表示两数相加所得到的进位。2，定义AA(4 DOWNTO 0)<='0'&A(3 DOWNTO 0)，BB(4 DOWNTO 0)<='0'&B(3 DOWNTO 0)，SINT(4 DOWNTO 0)<=AA(4 DOWNTO 0)+BB(4 DOWNTO 0)+CIN，实现两数相加，SINT为两数相加再加上进位之和。模块二：实现两个四位二进制并行加法器的级联1，设置一个模块e，定义A、B、S、CIN四个量，A，B分别表示八位加数和被加数，S表示八位的两数之和，CIN表示两数相加所得到的进位。2，两次调用w，使其形成两个分别表示低四位和高四位的并行加法器并实现其分别的相加过程。3，将两四位二进制并行加法器级联，从而得到一个八位二进制并行加法器。四、系统及模块具体实现与说明（含电路图与代码）电路图如下：代码如下：use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity w isPORT(CIN:IN STD_LOGIC; A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC);end w;architecture Behavioral of w isSIGNAL SINT :STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL AA,BB: STD_LOGIC_VECTOR(4 DOWNTO 0);begin AA(4 DOWNTO 0)<='0'&A(3 DOWNTO 0); BB(4 DOWNTO 0)<='0'&B(3 DOWNTO 0); SINT(4 DOWNTO 0)<=AA(4 DOWNTO 0)+BB(4 DOWNTO 0)+CIN; S(3 DOWNTO 0)<=SINT(3 DOWNTO 0); COUT<=SINT(4);end Behavioral;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity e isPORT(CIN:IN STD_LOGIC; A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);S:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);COUT:OUT STD_LOGIC);end e;architecture Behavioral of e isCOMPONENT w PORT(CIN:IN STD_LOGIC; A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC);END COMPONENT; SIGNAL CARRY_OUT:STD_LOGIC;begin U1:wPORT MAP(CIN=>CIN,A=>A(3 DOWNTO 0), B=>B(3 DOWNTO 0),S=>S(3 DOWNTO 0), COUT=>CARRY_OUT);U2:wPORT MAP(CIN=>CARRY_OUT,A=>A(7 DOWNTO 4),B=>B(7 DOWNTO 4),S=>S(7 DOWNTO 4),COUT=>COUT);end Behavioral;五、不足与改进这次的课程设计虽然完成的还算圆满，但也还是有遗憾的。因为本来我们选择的不是这个设计课题，但由于种种原因无法达到满意的结果从而采取另选课题这一折中的方法。由于时间的关系没有办法继续之前的课题所以感到遗憾。我自认为不是一个遇到难题就只知道退缩的人，但还是无奈地放弃，希望以后尽可能避免这样的事情。就设计本身而言，由于对VHDL语言的不熟练和不了解，导致代码理解上花费了很多工夫，今后一定会加强联系，巩固和提升自我。另外，对于代码中的一处小错误，我明明知道哪里错却不是很会改，在这点上很佩服我的搭档凌华娟同学的能力，以后要向她学习。六、总结一周的数字电路程序设计，我掌握了系统的数字电子设计的方法，也知道了实验调试适配的具体操作方法。在设计过程中，我们遇到了各种问题，在老师的指导下和我们自己的努力，克服了各种问题，最后得到了成功。我们的程序虽然比较简单，但并不表示不需要花费时间和精力。在此过程中，我们遇到过挫折，尝试过失败，也曾垂头丧气、一筹莫展，但最终还是克服了重重困难。最重要的是，我们通过这次课程设计，逐步熟悉了VHDL这门语言，实现了将自己的设计转化为实际的应用。但是也并不能说这次课程设计是完美的。我还是遇到了一些问题，发现还有很多东西需要学习，要想真正掌握这门学科并非易事。冰冻三尺非一日之寒，相信通过努力我一定会有进步。同时我也认识到，数字电路是一门深奥的学问，需要花许多时间和精力去钻研，要想学好数电，就必须多练习，多实践，才不至于在关键时刻手足无措。因此，为了踏踏实实走好每一步，攻克重重难关，为将来的学习打好基础，要不断弥补自己的不足，使自己不断成长，更好的掌握这门学科。不仅如此，一个星期的时间，是对我意志和能力的考验。如何在如此短的时间里，把一个毫无头绪的任务尽力完成到最好，是我所面临的最大问题。找资料，分析修改，到处请教他人，寻求友善的帮助这些不仅使我的水平有了一定的提高，同时也磨练了我，告诉我遇到困难应怎样面对，这使我收益良多。总的来说,这次程序设计让我对自己目前的情况有了更清晰更深刻的认识.很感谢老师给我这次机会,让我认识到自己的不足。我会在以后的学习中努力完善自我，努力去适应计算机这门瞬息万变的学问。总之，这次设计使我掌握了很多有用的经验，也学到了很多在书本上学不到知识，定能为以后的学习和工作打下坚实的基础。附录：参考资料：金西VHDL与复杂数字系统设计M；侯伯亨，顾新VHDL硬件描述语言与数字逻辑电路设计；谭会生，瞿隧春EDA技术综合应用实例与分析；王道宪CPLD/FPGA可编程逻辑器件应用与开发。