通信工程毕业设计（论文）基于EDA的八路抢答器设计.doc

分类号 密级 U D C 基于EDA的八路抢答器设计姓 名： 专 业： 通信工程 班 级： 学 号： 指导教师： 教授 原创性声明本人呈交的学位论文，是在导师的指导下，独立进行研究工作所取得的成果，所有数据、图片资料真实可靠。尽我所知，除文中已经注明引用的内容外，本学位论文的研究成果不包含他人享有著作权的内容。对本论文所涉及的研究工作做出贡献的其他个人和集体，均已在文中以明确的方式标明。本学位论文的知识产权归属于培养单位。本人签名： 日期： 摘 要抢答器作为一种工具，已经广泛应用于各种智力和知识竞赛场合。但是抢答器的使用频率较低，且有的要么制作复杂，要么可靠性低，减少兴致。作为一个单位若专购一台抢答器虽然在经济上可以承受，但每年使用的次数极少，往往因长期存放使抢答器损坏，若再购置一台新的就会影响活动的开展，因此设计了本抢答器。本设计是以八路抢答器为基本概念。从实际应用出发,利用电子设计自动化(EDA)技术,和可编程逻辑器件设计具有扩充功能的抢答器。该抢答器的设计利用Protel完成了原理图设计、利用VHDL语言完成了控制主电路设计，具有数码管显示电路、编码译码电路及信号锁存电路功能，并利用MAXPLUS工具软件完成了编译仿真验证；硬件选择ALTERA公司的EPM240T100C5N芯片来实现抢答器的系统功能，该抢答器具有很强的功能扩充性，应用效果良好。关键词： 电子设计自动化 抢答器 硬件描述语言 仿真ABSTRACTWith a tool for answer devices, which has been widely used in allkinds of intelligence and knowledge contest occasions. But answerdevices is used for lower frequency, and some production complex orlow reliability, and reduced interest. As a unit, if the purchaseis a answer devices. Although the economy can bear, each year thenumber is extremely small, because often the long-term storagecauses to answer devices damage, the purchase of a mew one, theactivities will be affected, so this answer devices isdesigned.This design is eight roads Answer devices as the basic concept.From practical application, Complex programmable logic devices(CPLD) were used to design a competitive answer machine by use ofEDA technique. The design of the Answer devices the use of Protel to complete the schematic diagram and the use of VHDL to completethe main control circuit design, including digital display circuit, coding and decoding circuits and signal locking circuits. The ALTERAMAX+PLUS software tool was used for compilation emulationverification. The ALTERA EPM240T100C5N was chosen in the hardwaresystem to realize the system functions. The design of thecompetitive answer machine is easily expandable and provides goodapplication results.Key word: EDA Answer devices VHDL Simulation目 录1 引言11.1 课题的来源及EDA的背景11.2 VHDL语言的特点11.3 设计的意义22 设计所用的芯片32.1 芯片EPM240T100C5N简介32.2 74HC04N芯片介绍42.3 CD4060芯片介绍43 系统的设计方案53.1 设计要求53.2 八路抢答器控制系统的设计思路与功能53.3 抢答器的工作流程53.4 抢答器的硬件框图63.5 抢答器的外围电路73.5.1 电源部分73.5.2 晶振部分73.6 译管脚设置74 系统的软件设计94.1 Quartus 开发平台94.2 自顶向下设计方法94.3 各模块的程序与仿真图104.3.1 编码部分104.3.2 锁存部分114.3.3 抢答成功led灯亮部分124.3.4 码管显示部分134.4 顶层设计与仿真图13结束语15致谢16参考文献17附录181 引言1.1 课题的来源及EDA的背景当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，而在竞赛中往往分为几组参加，这时针对主持人提出的问题，如果要是让抢答者用举手方式来抢答，这在某种程度上会因为主持人的主观误断造成比赛的不公平。比赛中为了准确、公正、直观地判断出第一位抢答者，这就要有一种抢答设备作为裁判员，这就必然离不开抢答器。随着科技的发展，现在的抢答器有着数字化，智能化的方向发展，EDA技术的应用给电子产品的开发带来了一次革命使电子产品的设计变得简单。EDA技术是随着集成电路和计算机技术的飞速发展应运而生的一种高级、快速、有效的电子设计自动化工具。EDA工具是以计算机的硬件和软件为基本工作平台，集数据库、图形学、图论与拓扑逻辑、计算数学、优化理论等多学科最新成果研制的计算机辅助设计通用软件包。EDA是电子设计技术的发展趋势，是现代电子设计技术的核心。利用EDA工具可以代替设计者完成电子系统设计中的大部分工作。1在大二的时候学过EDA技术，EDA仍然是以计算机为工具，我们可以在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作，因此EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度，现在也应用的非常广泛。1.2 VHDL语言的特点VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。因为VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能VHDL采用基于库（Library）的设计方法，可以建立各种可再次利用的模块。这些模块可以预先设计或使用以前设计中的存档模块，将这些模块存放到库中，就可以在以后的设计中进行复用，可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。21.3 设计的意义通过这次设计，了解了数字电路抢答器的组成原理，初步掌握了EDA软件的应用。同时通过本次设计，巩固已学的理论知识，建立起对数字电路的理论和实践的结合，了解多功能抢答器各单元电路之间的关系及相互影响，从而能正确利用EDA工具完成设计。本论文通过参考大量文献对抢答器的工作原理做了系统介绍，通过详细的调查和权威技术资料及相关情报的收集。另外对于EDA技术也做了进一步的阐述。2 设计所用的芯片2.1 芯片EPM240T100C5N简介MAX II器件系列简介Altera公司最新的MAX II系列，有史以来成本最低的CPLD，结合了FPGA和CPLD的优点，充分利用了4输入LUT体系结构的性能和密度优势，并且具有性价比较高的非易失性特性。用户可以利用MAX II CPLD将大量控制逻辑集成在单个器件中，从而降低了系统成本。3MAX II器件系列是一种非易失性、即用性可编程逻辑系列，它采用了一种突破性的新型CPLD架构。这种新型架构的成本是原先MAX II器件的一半，功耗是其十分之一，密度是其四倍，性能却是其两倍。这些超级性能是在提供了所有MAX系列CPLD先进特性的架构的基础上，根据Altera专家们的意见而重新采用基于查找表的架构而得到的。这种基于查找表的架构在最小的I/O焊盘约束的空间内提供了最多的逻辑容量。因此，MAX II CPLD是所有CPLD系列产品中成本最低、功耗最小和密度最高的器件。基于成本优化的0.18微米6层金属Flash工艺，MAX II器件系列具有CPLD所有的优点，例如非易失性、即用性、易用性和快速传输延时性。以满足通用性，低密度逻辑应用为目标，MAX II器件成为接口桥接、I/O扩展、器件配置和上电顺序等应用最理想的解决方案。除这些典型的CPLD应用之外，MAX II器件还能满足大量从前在FPGA、ASSP和标准逻辑器件中实现的低密度可编程逻辑需求。MAX II器件提供的密度范围从240到2210个逻辑单元（LE），最多达272个用户I/O管脚。4主芯片采用ALTERA MAX II系列的EPM240T100C5N(相当于8650门CPLD，容量是以前的EPM7128的两倍，并且可以烧写至少10万次以上)。MAX II CPLD体系结构，在所有CPLD系列中单位I/O成本最低，功耗最低。MAX II运用了低功耗的工艺技术，和前一代MAX器件相比，成本降低了一半，功率降至十分之一，容量增加了四倍，性能增加了两倍。标准JTAG下载口，防反插设计。可接ByteBlasterII和USB-Blaster下载电缆。开发板上提供的有源晶振频率为50MHz。电源部分采用外接电源和USB供电两种形式，并有电源控制开关。8个贴片LED灯，可显示一个字节的数据状态。4位一体7段数码管，8位拨码开关，1602字符液晶接口，8×8LED点阵，蜂鸣器，3×4矩阵键盘，一组模拟交通灯，复位按键，PS/2接口，1RS232串口，两组预留接口（U11/U12），I/O引出扩展口（提供给用户自定义各类功能）。EPM240T100C5N的芯片参数：宏单元数:192，输入/输出线数:80，传播延迟时间:5.9ns，整体时钟设定时间:2.7ns，频率:201.1MHz，电源电压范围:2.375V to 2.625V, 3V to 3.6V，工作温度范围:0°C to +85°C ，针脚数:100，封装类型:TQFP，工作温度最低:0°C，工作温度最高:85°C，逻辑芯片功能:CPLD,逻辑芯片基本号:EPM240T，可编程逻辑类型:CPLD ，输入/输出接口标准:LVTTL, LVCMOS, PCI。2.2 74HC04N芯片介绍74HC04N是六反相器,高速CMOS器件，低功耗肖特基的TTL(LSTTL)电路，74HC04的外形和管脚排列，A是输入端，Y是输出端，1A对应1Y、2A对应2Y，依此类推。使用时把输入信号送到A，相应的输出端Y就会输出反相的电压信号。74HC04是CMOS 六反向器数字IC。双列直插14脚。其突出优点是可在26V电压下工作，并且很适合在低压下工作，不象4000系列CMOS电路。虽可用于315V电源，但在5V以下的输出能力已大为减弱。这次我以2.3V为电源，试验74HC04，电路如图。当开关按下后，输出电平为H，电压达2V（输出电流2mA）。说明74HC04的输出能力远超过4000电路。经过约100s后输出由H变为L，为0V。说明74HC04电路同样也具备4000的高输入阻抗。极其适合CMOS电路应用。为了验证74HC04的耗电量，我将6个反相器的输入端全部接GND或Vcc，结果此时用100uA表已测不出耗电，说明耗电<=0.2uA。只有当I.C输出一定电流时她的耗电才相应加大。从这次试验说明74HC系列I.C是4000系列的改进型替代产品，性能远超4000系列。除具4000的基本特色以外还有可低压工作，输出能力强和高频特性好（可工作至43MHZ）的特点。价格上74HC04并不贵，与4000差不多。52.3 CD4060芯片介绍CD4060芯片为14进制二进制串行计数器/分频器，它由一振荡器和14级二进制串行计数器位组成，振荡器的结构可以是RC或者是晶振电路，CR为高电平时，计数器清零且振荡器使用无效，所有的计数器位均为主从触发器，在CP1和CP0的下降沿计数器以二进制进行计数。在时钟脉冲线上使用斯密特触发器对时钟的上升和下降时间无限制。引出端功能符号:CP1：时钟输入端；CP0：时钟输出端； Q4-Q10Q11-Q14：计数器输出端；/Q14：第14级计数器反相输出端；VDD：正电源；VSS：地。3 系统的设计方案3.1 设计要求学习ALTERA公司的FPGA/CPLD的结构、特点和性能。学习集成开发软件MAX+plus II/Quartus II的使用及设计过程。熟悉EDA工具设计数字电路设计方法，掌握VHDL硬件描述语言设计方法。根据给定题目设计数字电路，来加深对可编程逻辑器件的理解和掌握。在所选择器件内完成八路抢答器的设计，要求设计完成后芯片具有抢答器的全部功能、包括显示和操作接口。抢答器要求有八路抢答输入，抢答逻辑设计合理（具有抢答锁定），抢答编号显示，抢答成功指示，抢答完成后状态复位。在相应的器件平台上完成设计的输入、编译、综合或适配通过。8路抢答器控制系统是娱乐活动中经常使用的重要基础设备之一，根据抢答要求，系统所需实现的功能如下：1主持人按键清零，LED灯亮，进入抢答状态。2选手开始抢答。其中某一位选手先按下抢答键，数码显示该选手号码，其他选手再按键，系统不再响应，直至主持人松开按键复位，下一次抢答开始。3.2 八路抢答器控制系统的设计思路与功能抢答器同时供8名选手或8个代表队比赛，分别用8个按钮m1m8。设置一个系统清除和抢答控制开关Reset, 该开关由主持人控制。抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，数码管显示选手号码。其他人再按键，系统进行了优先锁存，不再响应，优先抢答选手的编号一直保持到主持人将系统清除为止，下一次抢答开始。3.3 抢答器的工作流程主持人按键锁存器选手按键LED灯亮译码显示LED灯灭数码显示管图3.1 抢答器的工作流程抢答器的工作流程如图3.1所示：主持人按键、LED灯亮，选手开始抢答，某位选手按键抢答，LED灯灭，数码显示管显示选手号码，抢答结束后由主持人按下复位键，下一轮抢答开始。其中抢答器的基本工作原理:在抢答竞赛或呼叫时，有多个信号同时或不同时送入主电路中，抢答器内部的寄存器工作，并识别、记录第一个号码，其他选手抢答无效，在整个抢答器工作过程中，显示电路等还要根据现场的实际情况向外电路输出最优先的信号，数码显示管显示出抢答成功选手的号码。3.4 抢答器的硬件框图抢答器是由锁存器、编码器、数码显示器、led灯显示器所组成的，其中逻辑设计结构如图3.2所示，八路抢答器系统的功能组成，主要由锁存模块、编码模块、数码显示模块、LED灯提示模块等四个模块组成。八路抢答器的主要系统由EPM240T100C5N来控制，主要是烧写程序到EPM240T100C5N中来说实现上述四个模块的功能。另外，硬件结构即物理结构如图3.3所示，其中主要八路抢答器的系统EPM240T100C5N0控制，其他的按键模块、LED灯提示、LED数码显示模块均为辅助模块通过电子硬件电路实现。八路抢答器系统锁存模块编码模块数码显示模 块LED灯提 示 模 块图3.2 系统结构框图EPM240控制模块按键模块LED灯提示模块某快模块LED数码显示模块图3.3 系统的硬件框图3.5 抢答器的外围电路3.5.1 电源部分EPM240芯片的工作电压是3.3V,为了得到稳定的3.3V,用IN4007,7805,LM1117芯片来将外部电源9V稳定为3.3V，其电路设计如图3.4所示:图3.4 电源部分的设计图3.5.2 晶振部分本设计采用的是CPLD芯片EPM240T100C5N，外部晶振为12MHz，用4060芯片将频率分为2MHZ，其电路设计如图3.5所示:图3.5 晶振设计电路图3.6 译管脚设置程序输入完成后然后选择用于编程的目标芯片:选择菜单 “Assign”“Device”，窗口中的Device Family是器件序列栏，先在此栏中选择MAX7000S。然后选择EPM240T100C5N 器件，按OK，就可以进行编译了，经“MAX+PLUSE II”中的“Compiler”菜单编译，以验证设计结果是否符合要求，如果有问题，则返回原设计文件再次进行修改，直到正确为止。图3.5 EPM240T100C5N编译无误后经“MAX+PLUSE II”中的“FLOORPLAN EDITOR”菜单，进行输入、输出管脚设置，将元件端口放置到EPM240T100C5N芯片适当的I/O口，并用手工调整按图所示设置。4 系统的软件设计4.1 Quartus 开发平台Quartus II是Altera公司的第四代可编程逻辑器件集成开发环境，提供从设计输入到器件编程的全部功能。Quartus II可以产生并识别EDIF网表文件、VHDL网表文件，为其他 EDA 工具提供了方便的接口；可以在Quartus II集成环境中自动运行其他 EDA 工具。Quartus II软件的开发流程可概括为以下几步：设计输入、设计编译、设计时序分析、设计仿真和器件编程，具有FPGA和CPLD芯片设计的所有阶段的解决方案。61.设计输入Quartus II软件在File菜单中提供“New Project Wizard”向导，引导设计者完成项目的创建。当设计者需要向项目中添加新的VHDL文件时，可以通过“New”选项选择添加。2.设计编译Quartus II编译器完成的功能有：检查设计错误、对逻辑进行综合、提取定时信息、在指定的Altera系列器件中进行适配分割，产生的输出文件将用于设计仿真、定时分析及器件编程。3.设计定时分析单击Project菜单下的“Timing Settings”选项，可以方便地完成时间参数的设定。Quartus II软件的时序分析功能在编译过程结束之后自动运行，并在编译报告的Timing Analyses文件夹中显示。4.设计仿真Quartus II软件允许设计者使用基于文本的向量文件（.vec）作为仿真器的激励，也可以在Quartus II软件的波形编辑器中产生向量波形文件（.vwf）作为仿真器的激励。5.器件编程设计者可以将配置数据通过MasterBlaster或ByteBlasterMV通信电缆下载到器件当中，通过被动串行（Passive Serial）配置模式或JTAG模式对器件进行配置编程，还可以在JTAG模式下给多个器件进行编程。74.2 自顶向下设计方法本设计采用自顶向下的设计方法来完成抢答器系统。所谓自顶向下的设计方法，是指在设计过程中，从数字系统的最高层次出发，进行仿真验证，再将系统划分成各个子模块。然后再对各个子模块进行仿真验证，合格之后经EDA开发平台由计算机自动综合成门级电路，进行门级仿真验证。自顶向下的方法强调在每个层次进行仿真验证，以保证系统性能指标的实现，以便于在早期发现和纠正设计中出现的错误。8自顶向下设计方法有一些突出的优点：1.适应于复杂和大规模的数字系统的开发，便于层次式、结构化的设计思想。2.各个子系统可以同时并发，缩短设计周期。3.对于设计的系统进行层层分解，且在每一层次进行仿真验证，设计错误可以在早期发现，提高了设计的正确性。4.逻辑综合之前的设计工作与具体的实现工艺、器件等无关，因此，设计的可移植性良好。4.3 各模块的程序与仿真图4.3.1 编码部分八路抢答器有八个按键及一个主持人开始按键，总共有9个按键，当每一位选手按下键时都有唯一的八位二进制数与之对应，将这八位数分别编成二进制的1到8,下面图4.1是生成的编码组件元器件图形。接口：clr主持人输入信号， q8.1八位选手输入信号， m3.0编码输出信号， en提示输出信号。 图4.1 编码组件器件图在Quartus软件中进行仿真后，得到仿真时序图如图4.2图4.2 编码组件仿真波形图由图4.2知， clr为高电平时，en输出为高电平，同时如果当q1至q8有低电平时，en输出为低电平。同时编码出输入的信号。4.3.2 锁存部分每一位选手按下按键后，当松开手是需要一个锁存器将输入的信号锁存，即当主持人按下键时锁存输入信号。下面图4.3是生成的锁存组件元器件图形。接口：clr主持人输入信号， s8.1选手输入信号， q8.1锁存输出信号。图4.3 锁存组件器件图在Quartus软件中进行仿真后，得到仿真时序图如图4.4图4.4 锁存组件器仿真波形图由图4.4知，clr为低电平时，输出为高电平，clr为高电平时，锁存器开始锁存输入的信号，符合锁存要求。4.3.3 抢答成功led灯亮部分为了让选需要手看到主持人是否按下键，一个指示灯显示主持人是否按下键，当主持人按键按下时led灯亮，否则熄灭。接口：clk外部时钟信号，en提示输入信号，sound1led灯输出信号。图4.5 抢答成功led灯器件图在Quartus软件中进行仿真后，得到仿真时序图如图4.6图4.6 抢答成功led灯仿真波形图由图4.6知，每当外部时钟信号上升沿到来时，将en传送给sound1，符合显示功能的要求。4.3.4 码管显示部分在一般电路中，数值均以二进制的形式存储与计算，但是要将其输出值七段译码管显示时，则必须提供一个电路模块专门将二进制转换成十进制输出使用。此处我们以查表方式来设计转换电路，使用并行语句with_select，列出0到9等10中对照数值情况。若为10及其以上的数字，则显示错误信息“E”。本设计用的实验平台的七段译码管是共阴极的。下面图4.7是display的器件图。接口：m3.00到9的二进制表示形式，输入信号BCD七段译码管显示管对应显示的数值图4.7 display组件器件图在Quartus软件中进行仿真后，得到仿真时序图如图4.8图4.8 display组件仿真波形图由上图分析，输入的是0到9的二进制表示形式，输出的是七段显示译码，本设计的七段显示器是共阴极的，所以，如输入时6的二进制0110，输出是01101101。仿真证明程序是可行的。4.4 顶层设计与仿真图将clr按下时，led灯亮，此时s1至s8有键按下时，led即刻熄灭，数码显示管显示的是按下的按键的数值，抢答器的外围管脚图如4.9所示，接口：clk外部时钟输入信号， Clr主持人按键输入信号， S选手按键输入信号， BCD输出显示选手信号， Sound1输出提示信号。图4.9 抢答器外部管脚图在Quartus软件中进行仿真后，得到仿真时序图如图4.10图4.10 系统仿真波形图由图4.10知，将clr按下时，led灯亮，此时s1至s8有键按下时，led即刻熄灭，数码显示管显示是按下的按键的数值，支持人不按键，灯再次熄灭。能实现八路抢答器的要求。结束语通过这次EDA设计,在了解到抢答器的基本工作原理的同时，我还基本掌握了EDA软件的使用方法，并且意识到作为二十一世纪的跨世纪电子通讯专业人才，这些软硬件的应用及操作常识是必不可少的。从最初的选题，到之后的设计电路，从大脑中的印象到电脑上的PCB图，编译出的图形，一次又一次的修改到最后的圆满设计图形，整个人都有一种从煎熬到慢慢的琢磨到最后的设计成功，这种历练的过程，使我变得更加坚毅，更加的细心和有耐心，我虽然碰到了很多困难和问题，到最后还是凭借老师的指点，同学的帮助和自己的坚持，完成了毕业设计。每一次遇到困难，在自己反复思考和查阅资料之后还是无法解决的时候，老师和同学热情的帮我处理，很感动，同时我也在总结自己的不足之处，反复的出现问题，不断地寻找解决途径，翻阅资料的时候，扩大自己的知识面，了解更多与本专业有关的科技信息，与时俱进，将来才能成为有用的科技人才。在制作毕业设计的这段时间里，收获了很多，不但进一步掌握了数字电子技术的基础知识及一门专业仿真软件的基本操作，还提高了自己的设计能力和动手能力，同时对于抢答器有了一个很详细的了解。更多的是让我看到了自己的不足，明白了凡事都需要耐心，实践才是检验学习的有效标准。这将有助于我今后的学习，端正学习态度，更加努力的学习和工作。总之，通过本次毕业设计不仅让我又学到了在课堂中学不到的知识，同时也提高了综合设计能力，使我在电子设计、编程调试、动手制作方面都得到了锻炼。非常感谢我的同学，也非常感谢我的指导老师叶老师，我的良师益友，是您的帮助让我的毕业设计任务圆满完成，谢谢您，您辛苦了。 致 谢毕业论文和设计就这样匆匆的接近尾声了，四年大学生活也即将画上一个句号。回想起刚踏进大学校园时的自己，此刻的我，心中有些怅然若失，这个校园，辛勤的老师和我们团结在一起的2900701班，这个季节我们就要挥手离别了。记得当时填报大学志愿的时候，我的第一志愿我们学校第一专业我们专业，因为共同的兴趣爱好我们班45位同学走在了一起，每一位老师用你们的热情和丰富的知识照亮了我们探索未来的路，每一堂课你们都精心准备，你们的每一次皱眉头，都深深的印在我们的心头，我们终于不负众望，完成了学业，这个季节你们辛勤的劳动有了收获。从论文选题到搜集资料，从初稿到反复修改，期间经历了喜悦、聒噪、痛苦和彷徨，在写论文的过程中心情是如此复杂。如今，伴随着这篇毕业论文的最终定稿，复杂的心情烟消云散，自己甚至还有一点成就感。我非常感谢我的导师老师。她待人随和热情，治学严谨。她总是能像知心朋友一样鼓励你，在论文的写作和措辞等方面她也总会以“专业标准”严格要求你，从选题、定题开始，一直到最后论文的反复修改、润色，始终认真负责地给予我深刻而细致的指导，帮助我开拓研究思路、指导制作、热忱鼓励。正是叶老师的耐心帮助、热心鼓励，毕业论文才能够顺利完成，谢谢叶老师。 我要感谢，非常非常感谢我的那一群朋友，在百忙之中抽出时间帮助我搜集文献资料，帮助我理清论文写作思路，对我的论文提出了诸多宝贵的意见和建议，谢谢你们。参考文献1 康华光.电子技术基础数字部分.高等教育出版社.1998：56-57.2 谭会生等.EDA技术及应用.西安电子科技大学出版社.2001：13-15.3 潘松等.EDA技术实用教程.科学出版社.2006：56-57.4 雷伏容.VHDL电路设计.清华大学出版社.2006：45-47.5 Charles H.Roth.数字系统设计与VHDL.电子工业出版社.2000：78-79.6 丁建伟.抢答器电路设计.兰州工业高等专科学校学报.2008(04)：13-17. 7 王冬梅.张建秋.八路抢答器设计与实现.佳木斯大学学报(自然科学版).2009(06)：22-26.8 蔡明生.黎福海.徐文玉.电子设计.北京.高等教育出版社.2004：23-24.9 王树昆.赵晓巍.EDA技术在教学中的应用.吉林工程技术师范学院学报.2003(9)：4-7.10 杨刚.周群.多路数显抢答器电气自动化.电子工业出版社.2001(3)：69-70.11 张昌凡.龙永红.彭涛.可编程逻辑器件及VHDL设计技术.华南理工大学出版社.2001：221-223.12 马建国.孟宪元.电子设计自动化技术基础.北京.清华大学出版社.2004：154-155.13 张秀娟.陈新华.EDA设计与仿真实践.北京.机械工业出版社.2002：231-234.14 Alexandru Valeanu. Interfacing 8051 MCUs with I2C Serial EEPROMs.D.Microchip Technology Inc.2008：160-19015 KuglanP.KriegerE.SantiagoE.the_8051_microcontroller.2009：110-122.附 录1 CPLD发展历史及应用领域20世纪70年代，最早的可编程逻辑器件-CPLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补CPLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件-CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。 器件特点：它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用是成为电子工程师必备的一种技能。如何使用：CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。 这里以抢答器为例讲一下它的设计（装修）过程，即芯片的设计流程。CPLD的工作大部分是在电脑上完成的。打开集成开发软件(Altera公Max+pluxII)画原理图、写硬件描述语言（VHDL，Verilog）编译给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确进行管脚输入、输出锁定（7128的64个输入、输出管脚可根据需要设定）生成代码通过下载电缆将代码传送并存储在CPLD芯片中。7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，当抢答开关按下，对应位的指示灯应当亮，答对以后，裁判给加分后，看此时数码显示加分结果是否正确，如发现有问题，可重新修改原理图或硬件描述语言，完善设计。设计好后，如批量生产，可直接复制其他CPLD芯片，即写入代码即可。如果要对芯片进行其它设计，比如进行交通灯设计，要重新画原理图、或写硬件描述语言，重复以上工作过程，完成设计。这种修改设计相当于将房屋进行了重新装修，这种装修对CPLD来说可进行上万次。2 各模块的程序（1.1） 编码部分程序代码LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY change ISPORT(q1,q2,q3,q4,q5,q6,q7,q8: IN STD_LOGIC;-定义引脚 clr : IN STD_LOGIC; m: OUT STD_LOGIC_vector(3 downto 0); en: OUT STD_LOGIC);END change;ARCHITECTURE a OF change ISBEGINprocess(q1,q2,q3,q4,q5,q6,q7,q8,clr)variable temp:STD_LOGIC_vector(7 downto 0);begintemp:=q1&q2&q3&q4&q5&q6&q7&q8;case temp iswhen"01111111"=>m<="0001"when"10111111"=>m<="0010"when"11011111"=>m<="0011"when"11101111"=>m<="0100"when"11110111"=>m<="0101"when"11111011"=>m<="0110"when"11111101"=>m<="0111"when"11111110"=>m<="1000"when others=>m<="1111"-将选手号码用二进制输出end case;en <= temp(7) AND temp(6) AND temp(5) AND temp(4) AND temp(3) AND temp(2) AND temp(1) AND temp(0) AND clr;end process;END a;（1.2） 锁存部分程序代码LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_uns