集成电路分析与设计.doc

第一章集成电路的发展1. 何谓集成电路(Integrated Circuits)？ 集成电路:指通过一系列特定的加工工艺, 将晶体管,二极管等有源器件和电阻,电容,电感等无源器件,按照一定的电路互连,”集成”在一块半导体晶片上,封装在一个外壳内,执行特定电路或系统功能的一种器件.2. 什么是摩尔定律(Moores Law)？它对集成电路的发展有什么作用？ 集成度：大约每三年翻两番，特征尺寸：每六年缩小近一倍 事实上，摩尔定律并不是一个物理定律，而是一种预言，一张时间表。它鞭策半导体产业界不断进步，并努力去实现它。 从根本上讲，摩尔定律是一种产业自我激励的机制，它让人们无法抗拒，并努力追赶，谁跟不上，谁就可能被残酷地淘汰。摩尔定律已成为一盏照亮全球半导体产业前进方向的明灯。3. IC发展水平的指标是什么？随着IC工业的发展，这些指标如何变化？集成规模(Integration scale)和特征尺寸(Feature size) 单个芯片上已经可以制作含有几百万个晶体管的一个完整的数字系统或数模混合的电子系统，集成电路的特征尺寸也已发展到深亚微米水平，0.18m工艺已经走向规模化生产.4. 什么是IDM、Fabless和Foundry？理解他们之间的关系。 IDM: 集成电路发展的前三十年中，设计、制造和封装都是集中在半导体生产厂家内进行的，称之为一体化制造(IDM，Integrated Device Manufacturer)的集成电路实现模式。Ø近十年以来，电路设计、工艺制造和封装开始分立运行，这为发展无生产线（Fabless）集成电路设计提供了条件，为微电子领域发展知识经济提供了条件。Fabless: 1.设计公司拥有设计人才和设计技术，但不拥有生产线v2.芯片设计公司不拥有生产线而存在和发展，而芯片制造单位致力于工艺实现(代客户加工，简称代工)v3.设计单位与代工单位以信息流和物流的渠道建立联系Foundry:Foundry(代客户加工)第二章PN结的形成 1.P型、N型半导体的形成及其能带结构图（EF与掺杂的关系）在纯净的硅晶体中掺入三价元素（如硼），使之取代晶格中硅原子的位置，此时自由电子和空穴浓度远远小于由于掺杂带来的空穴浓度,因此自由电子的导电基本可以忽略,这样的半导体叫做P型半导体。P型半导体即空穴浓度远大于自由电子浓度的杂质半导体随着掺杂的进行,EF向上移动N型半导体即自由电子浓度远大于空穴浓度的杂质半导体随着掺杂进行,费米能级向下移动 2.PN结的类型：突变结和渐变结（PN结电容）通过控制施主(donor)与受主(acceptor)浓度的办法，形成分别以电子和空穴为主的两种导电区域，其交界处即被称为P-N结.当P区和N区的掺杂浓度大致均匀,在PN结处,P型掺杂浓度和N型掺杂浓度分别会有一个突然变化,这种PN结称为突变结缓变pn结从p区到n区掺杂浓度逐渐改变的pn结，如用固态扩散工艺制造的pn结。大多数缓变pn结数学上可作为线性缓变结处理。通常由扩散工艺制备的pn结为缓变pn结，但在浅扩散结或高反偏时它更接近于单边突变pn结。 3.PN结的形成：在无外偏压状态下，EFN和EFP在同一直线上，并形成势垒PN结二极管特性 *PN结在零偏、正偏和反偏情况下的耗尽层示意图、能带结构图及I-V特性 *零偏: *正偏：VD与Ebuilt-in方向相反，耗尽层变窄（电容增大），势垒减小，电流较大（V>Vbuilt-in后成指数增加） *反偏：VD与Ebuilt-in方向相同，耗尽层变宽（电容减小），势垒增加，电流很小（逐渐接近IS，直至被击穿） PN结具有单向导电性,在外加正向电压下,电流成指数规律急剧增加,在反向电压下,最多只有一个很小的反向电流流通.肖特基接触与肖特基结二极管 Schottkycontact：金属和半导体接触，最终EF在同一直线上（无偏压），并在半导体一侧形成耗尽层和势垒 Schottkydiode：金属-半导体二极管，和PN结的I-V特性类似主要应用：MESFET (MEtalSemiconductor FET)和HEMT -通过改变栅极电压调节肖特基势垒来控制漏源电流 -栅极的尺寸对性能非常重要(栅长越短,器件速度越快)欧姆接触(Ohmiccontact)定义：接触电阻具有双向低欧姆电阻值导电特性，意味着不存在阻碍载流子运动的势垒金属：EFM<EFP或者EFM>EFN重掺杂半导体 (1) 选择金属与半导体材料,使其结区势垒较低(2) 半导体材料高掺杂欧姆接触通常通过对接触区半导体的掺杂来实现BJT基本结构NPN晶体管和PNP晶体管三个电极E：发射极，高掺杂浓度(E >> B、C)B：基极，很薄（微纳级）C：集电极，面积较大，导致不对称结构*两个PN结：E-B为发射结；C-B为集电结。BJT的工作模式由两个PN的偏置状况决定1. 发射结(E-B)正偏，集电结(C-B)反偏à放大工作状态2. 发射结(E-B)正偏，集电结(C-B)正偏à饱和工作状态3. 发射结(E-B)反偏，集电结(C-B)反偏à截止工作状态4. 发射结(E-B)反偏，集电结(C-B)正偏à反向工作状态1应用于放大电路（模拟电路）；2和3应用于脉冲和数字电路；4基本无实际应用。 MOSFET Metal-Oxide-Semiconductor FET结构四个端口：栅(Gate)、源(Source) 、漏(Drain) 、衬底(Substrate)MOSFET的工作原理累积、耗尽、反型（取决于阈值电压VT）增强型(Enhancement mode)：VT>0 for NMOS耗尽型(Depletion mode)：VT<0 for NMOS CMOS电路全部都是采用增强型MOS器件MOSFET性能，即I-V特性截止区：VGS-VT0 àIDS=0;线性区：0VDSVGS-VT àIDS=KN(VGS-VT)VDS-VDS2/2;饱和区：0VGS-VTVDSàIDS=KN(VGS-VT)2/2跨导系数：KN=KN(W/L)=(nr0/tox)(W/L)本征导电因子项KN跨导：gm=dIDS/dVGSàgm=KNVDS(线性区)、或者KN(VGS-VT) (饱和区) KN为跨导系数第三章外延生长(Epitaxy)在单晶衬底上生长一层新单晶的技术 目的：通过控制反应气流中的杂质含量调节外延层的杂质浓度以满足不同需要，如与衬底形成理想PN突变结，调整击穿电压和串联电阻等。常见的外延技术：CVD：SiCl4+2H2<->Si+4HCl （热壁工艺）MOCVD：AsH3+Ga(CH3)3<->GaAs+3CH4（反应物为金属有机化合物，冷壁工艺）MBE：超高真空下加热物质使其在衬底表面反应，精度达到原子级且能精确控制掺杂浓度，但生长速度慢光刻(Lithography)目的：把掩膜上的图形映射到硅片上，多次光刻形成器件结构。光刻步骤：1)涂光刻胶：正胶(感光部分被溶解)和负胶(感光部分没溶解)2)曝光：光通过掩膜版，把掩膜版上的图形映射到光刻胶上3)显影和后烘4)刻蚀：去掉曝光、显影后的光刻胶图形以外的下层材料，保留覆盖部分 双极型IC基本工艺流程以NPN BJT为例，包含8个步骤：1)衬底选择：一般为P型硅衬底2)第一次光刻N+隐埋层扩散孔光刻：减少寄生的集电极串联电阻3) 外延层沉积：需要考虑外延层的电阻率epi和厚度Tepi。4) 第二次光刻P+隔离扩散孔光刻：反偏PN结隔离相邻的元件5) 第三次光刻P型基区扩散孔光刻6) 第四次光刻N+发射区扩散孔光刻7) 第五次光刻引线接触光刻8)第六次光刻金属内连线光刻 CMOS IC基本制造工艺低功耗，集成度高，抗干扰能力强； 但速度低，驱动能力差。 BICMOS=BJT+CMOSv分类：P阱CMOS工艺:以N型单晶硅为衬底N阱CMOS 工艺双阱CMOS工艺v以双阱CMOS工艺为例，包含10个步骤：1) 衬底准备：形成SiO2薄层和Si3N4层2) P阱：光刻定义P阱区域；刻蚀去除Si3N4；硼离子注入3) P阱扩散；P阱区域形成厚SiO2层(阻挡随后的磷离子在该区域注入)，P阱以外区域未被氧化4) N阱：去除光刻胶及Si3N4；磷离子注入5) 场隔离区：生长薄氧化层和一层Si3N4；光刻隔离区，场区离子注入6) 多晶硅栅(Gate)：生长栅氧化层(高质量)；沉积、光刻和刻蚀多晶硅栅7) NMOS源漏区：P阱中NMOS光刻(N阱被光刻胶覆盖)；注入磷或砷离子并扩散，形成NMOS的S、D8) PMOS源漏区：N阱中PMOS光刻(P阱被光刻胶覆盖)；注入硼离子并扩散，形成PMOS的S、D9) 接触孔：沉积、光刻和刻蚀SiO210) 金属层：沉积、光刻和刻蚀金属层v自对准工艺:利用单个mask形成不同区域的多层结构NMOS和PMOS里源漏区(Source/Drain)的形成 第四章版图(Layout)设计规则: 几何特征和图形几何尺寸的规定：版图几何设计规则版图几何设计规则:版图几何设计规则可看作是对光刻掩模版制备要求。 设计规则与性能和成品率之间的关系：一般来讲，设计规则反映了性能和成品率之间可能的最好的折衷。 规则越保守，能工作的电路就越多(即成品率越高)。 规则越富有进取性，则电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代价的。掩膜制备和芯片制造中强制性要求的基本图形单元：对准标志、划片间距及压焊点尺寸等设计所用的电参数范围：电学设计规则几何设计规则:描述方法：微米规则和规则(实验用到的)。微米(micron)规则：以微米为分辨单位；p规则：以特征尺寸为基准。工艺层(Layer):N阱、P+/N+有源区、多晶硅(Poly)、接触孔(Contact)、金属(Metal)几何设计规则:最小宽度指封闭几何图形的内边之间的距离间距指各几何图形外边界之间的距离N阱：1.1-1.4；有源区：2.1-2.1；多晶硅层：3.1-3.5；接触层：4.1-4.7；金属层：5.1-5.2 焊盘层:6.1-6.4:MOSFET版图设计晶体管尺寸：W和L第五章集成电阻v方块电阻:§电阻R = l/(hw)->R|l=w=/h =R为方块电阻。§方块电阻仅与和h有关，与l和w（即方块大小）无关。§利用方块电阻值R，电阻R=(l/w)，即R为l/w个方块电阻。v有源电阻:§NMOS的G和D短接，始终工作在饱和区(VGS-VT=VDS-VT < VDS)§直流电阻：Ron=VDS/IDS=2V/KN(V-VTN)2§交流电阻：rds=dVDS/dIDS=dVGS/dIDS=1/gm=1/KN(V-VTN)电流方向LWh集成电容v*平板电容§电容值：C=r0lw/dà单位面积电容：C=r0/dv*PN结电容§势垒电容：Cj= Cj0(1-VD/V0)-m；V0为PN结内建势垒电压，VD为PN结两端偏压值，Cj0为零偏压势垒电容，m为梯度因子（突变结为1/2）。 *MOS电容§栅极与衬底之间的电容CGB取决于VGB作用下半导体表面的3种状态：积累、耗尽和反型§积累区：VG<0，半导体表面为空穴(多子)àCGB=Cox(以sio2为介质)栅极的负电荷把空穴吸引到硅的表面，致使表面处于积累区§耗尽区：0<VG<VT，半导体表面为耗尽区àCGB=CoxCdep/(Co+Cdep)Cdep以耗尽层为介质当Vgs>0时，栅极上的正电荷排斥了Si中的空穴，在栅极下面的Si表面上，形成了一个耗尽区。§反型区：VG>VT，半导体表面为电子(少子)高频CGB=CCdep/(C+Cdep) 低频àCGB=CoxqMOSFET及其SPICE模型v沟道长度调制效应v衬底调制效应（或体效应）第六章SPICE程序数据和指令输入所使用的语句主要分为电路描述语句、特性分析语句和特性控制语句三大类。电路描述语句:输入描述语句的规定记清楚：名称(第一个字符)、节点编号(正整数和字符串)、参数值(比例因子)。元件描述语句无源：电阻、电容半导体元器件：二极管、BJT、MOSFET电源：直流、瞬态脉冲其他：模型、子电路、文件 电路特性分析语句1.直流扫描分析：.DC SRCNAM VSTART VSTOP VINCR <SRC2 START2 STOP2 INCR2>SRCNAM是用于扫描的独立电压源或电流源VSTART是扫描电压(或电流)的起始值VSTOP是扫描电压(或电流)的结束值VINCR则是增量值2.瞬态特性分析.TRAN TSTEP TSTOP <TSTART<TMAX>> <UIC>TSTEP是数据输出的时间增量TSTOP是分析结束时间TSTART是数据输出的开始时间，默认是0。瞬态分析总是从0开始，但从0到TSTART的结果不输出，这样可以去除波形中起始段的不规则部分TMAX是最大运算步长，默认值是TSTEP和(TSTOP-TSTART)50两者中的较小者。若定义了UIC，则在瞬态分析开始时，使用各元件行中定义的IC值作为初始瞬态条件进行分析电路控制语句输出控制.PRINT PRTTYPE OUTVAR1 <OUTVAR2 > PRTTYPE是分析类型，可以是DC、AC、TRAN、NOISE及DISTO之一vOUTVARlOUTVAR8为输出变量第七章运放设计：电流镜、差分放大器MOS电流镜基本电流镜: 2个对称的MOS管结构：IOUT/IREF=(W/L)2/(W/L)1 比例电流镜：电流比为M2、M1晶体管的宽长比之比实际情况中电流比易受到沟道长度调制效应及输出端负载的影响而不恒定。威尔逊电流镜:在2个对称的MOS管基础上加一个MOS管在负载端，形成负反馈提高输出阻抗改进型的威尔逊电流镜:4个MOS形成对称结构IOUT/IREF=(W/L)2/(W/L)1；(W/L)3/(W/L)4=(W/L)2/(W/L)1 此时VGS3=VGS4MOS差分放大电路放大差模信号、抑制共模信号（运放的输入级）差模信号：共模信号：MOS差分放大电路负载形式4种负载形式：E-NMOS、D-NMOS、PMOS恒流源、电流镜采用前三种负载的MOS差分放大器： 双端输出的差模增益等于单边放大器的电压增益；当输出为单端时，增益减半。所以，信号电压单端输出，放大器的电压增益会受到损失。电流镜负载：单端输出时无增益损失 第八章只要外部信号或者VDD和VSS能够提供大于维持电流IH的输出,即使外界信号消失,在PNPN四层结构之间的导通电流仍然会维持,这就是所谓的闩锁效应CMOS电路的闩锁效应: 1.寄生PNP三极管：P+源漏区(E)，N型衬底(B)和P阱(C) 2.寄生NPN三极管：N+源漏区(E)，P阱(B)和N型衬底(C) 3.共同构成PNPN的四层可控硅结构闩锁效应产生的条件:1.两个寄生三极管的EB结处于0.7V的正偏2.两个寄生三极管的电流放大倍数乘积12>13.电源所提供的最大电流大于寄生可控硅导通需要的维持电流IHv控制闩锁效应的方法:1.减小寄生电阻RS和RW2.减小阱连接和衬底连接的距离，并采用较多的接触孔 CMOS反相器工作原理:NMOS和PMOS串联，栅极输入、漏极输出，源极分别接GND和VDD掌握Vin-Vout曲线图：5个区域MOS管的工作状态(1) 当vi=VOH=VDD时(2) 当vi=VI L=0V时开关特性负载电容引起的充放电：tr和tftf2CL/(KN*VDD)；tr= 2CL/(KP*VDD)tf=tràWP= (N/P)*WN 2.5WN功耗CMOS动态功耗Pd=fCLVDD2熟悉CMOS反相器版图 与非门和或非门工作原理:与非门(NAND)：2个PMOS并联+2个NMOS串联；栅入漏出或非门(NOR)：2个NMOS并联+2个PMOS串联；栅入漏出 N个输入端与非门:N个PMOS并联+N个NMOS串联保持tr和tf：N个NMOS的宽长比为等效反相器中NMOS的N倍；N个PMOS的W/L与等效反相器中PMOS管相同。版图熟悉与非门和或非门的版图