集成电路版图设计笔试面试大全.doc

1. calibre语句2. 对电路是否了解。似乎这个非常关心。3. 使用的工具。Ø 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula拽可乐（DIVA）,等软件进行IC版图绘制和DRC，LVS，ERC等后端验证4. 做过哪些模块其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接5. 是否用过双阱工艺。工艺流程见版图资料在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。双阱CMOS采用原始材料是在P+衬底（低电阻率）上外延一层轻掺杂的外延层P-（高电阻率）防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。N阱、P阱之间无space。6. 你认为如何能做好一个版图？或者做一个好版图需要注意些什么 需要很仔细的回答！答：一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。二电源线和地线的布局问题当数字、模拟电路位于同一个芯片，任何时候数字电路的噪声都可能通过连接的电源线和地线，注入到敏感模拟电路。因此需要仔细考虑电源线和地线的布线方式，这样不仅能减小数字噪声对模拟电路的注入，而且可以最小化耦合效应。一个降低干扰的方法是禁止模拟电路和数字电路共用相同的连线，区分数字和模拟部分的电源和地引脚。这样能削减由于连线共用而产生的寄生电阻，耦合。在允许范围内使电源线和地线尽可能的宽，可以减小电源线和地线的电阻。这样会减小总体布线金属的电阻值，也会相应降低在这些电阻上产生的峰值电压。尽管仔细布局可以最小化电感，但是电感本身是不可能消除的。这是因为压焊线的长度依赖于压焊块和引线框之间的距离。一种减小连线电感的方法就是预留离芯片上敏感连线最近的引脚，例如模拟电源和地。事实上，对于噪声的抑制除了电路设计上要进行充分的考虑和采用不同的手段使信号足够干净之外，版图设计者拥有一定的电路设计知识和基础理论，养成一个良好的设计习惯（比如在大电流的地方习惯于尽可能多的VIA-stack和对衬底接触，对于如何隔离不同的干扰源和噪声，如何有效的采用一些简单直接的版图设计技巧并且自然的应用到设计当中）对于整个设计在最后物理实现中避免未知因素导致的失效，将非常非常重要。三(1)熟悉并拆分电路对所要layout的电路，把电路进行划分，了解每部分的重要程度和相互依存的关系，就是有些部分可以画到一起，有的要把一些其他部分包含在里面。找出电路的对称性及相似性(版图上可以直接copy过来用的)。知道哪里出线多，哪里出线少。(2)评估与计划  评估电路，比如用到多少个模块,占总面积多少？用到多少个Cell，占总面积多少？模块所占面积与其要布线的面积之比，等等。评估要分几部分进行layout，每部分要占多大面积，要花多少时间？整体要花多少时间？什么时候要来layout哪一部分. (3)布局和摆放  根据评估的大小，对各部分进行摆放，以达到最好的效果和连线方式。规化走线空间和走线路径，重要的是power/ground，和较为重要的线的整体走向，以达到简洁和安全。(4)标记版图  对应电路，在版图上打label(或者加pin，或者加属性)，一是知道已经画好是哪一部分电路，二是知道是否连接正确。一层层下来，由小部分组成较大部分，再由较大部分组成大部分，越来越复杂时，layout工程师所做的记号就相当重要，好比一个好的程序员，会写上注释一样的重要。四做好保护环和防止latchup保护环作用 1.用“保护环”将敏感模块与其他电路产生的衬底噪声进行隔离。保护环可以是一条简单的包围敏感电路、由衬底组成的带状封闭环，它为衬底产生的电荷提供较低的到地阻抗，能有效的隔离噪声。用guard ring将受干扰的电路围住，甚至，layout工程师还可以建议circuit designer对noise进行过滤等处理。 还要在floor plane 时，避免将噪声电路与易受干扰的电路离得很近，应尽量将噪声电路。安排在芯片的边角部位，并做隔离或打上guard ring以防万一。2.防止latchup如何放置保护环(guard ring) 来正确防护latch-up。上图是典型的版图结构，左边是N-well PMOS 加 N+ well contact, 右边是P-sbu NMOS 加 P+ sub contact，中间就是guard ring，当然well contact 、psub contact 也是保护的一部分，只不过没有画成环状而已，不能忽略。保护环的基本概念主要分成两种：1，多数载流子保护环；2，少数载流子保护环。多数与少数是相对的，比如：电子在P-sub中为少数载流子到了Nwell中就是多数载流子了。那么保护环到底发挥着什么作用呢？画出上图的剖面图来更用助于我们理解。  将中间的保护环暂时拿掉，分析其中的寄生情况。为了不让情况变得复杂，我们只描述主要的寄生情况。其中Nwell中的P+ 、Nwell、P-sub组成纵向的PNP，Nwell中的P+为发射极。另外P-sub中的N+、P-sub、Nwell组成横向的NPN，P-sub中的N+为发射极。简单理解就是MOS的源/漏极作为了寄生三极管的发射极。(注意源漏是存在差异的)少数载流子保护环是掺杂不同类型杂质，形成反偏结提前收集引起闩锁的注入少数载流子。多数载流子保护环是掺杂相同类型杂质，减小多数载流子电流产生的降压。以剖面图为例，P-sub中的N+区的电子注入经P-sub扩散，大多数电子到达Nwell-Psub结，并在电压的作用下加速漂移到Nwell中，电子进入Nwell在被最后收集的时候，便会形成压降，导致寄生PNPN结构发生latchup。为了解决这个问题，就必须防止电子进入Nwell。少数载流子保护环就是提前进行电子的收集，而且少数载流子保护环深度较深，效果也是相当的明显。多数载流子与此相对应，收集空穴。但因是P型衬底，空穴必然进入到衬底中，多数载流子保护环本质上降低了局部的电阻。P+型多数载流子保护环离Nwell近，更利于提前收集，效果就会明显一点。Nwell-contact 、P-sub contact 起着多数载流子保护环的作用，所以离Nwell P-sub结近效果会好一些。五版图设计无论数字模拟ESD 及LATCH UP都是重要的考虑问题1.每个PAD与内部连接最好经过一个小电阻,此电阻不用太大,也没有必要准,一般选择方块电阻较低的物质做,但要注意此电阻不能影响正常功能. 2.与PAD连接的ESD管遵守ESD规则，漏极与GATE的距离要比正常的拉大一些.如果是采用高压制程则按高压MOS画法.ESD cell要用两层guard ring围绕.一层接VDD 一层接GND. 3.输出之驱动级PMOS NMOS距离要拉开. 防止latchup4.施密特触发器中那两颗特殊MOS(接GND的PMOS和接VDD的NMOS)要用guard ring围.在nwell中扩散n+或在p-sub中扩散p+所做的guard ring为多数载流子保护环，反之则为少数载流子保护环。 少数载流子保护环作用是先于寄生集电区，提前收集会引起触发的少数载流子。这种结构对横向寄生晶体管有效，但对纵向晶体管几乎没有作用。而且这种保护环并不见得都要成封闭状态，它应该包围在潜在的发射区。 多数载流子保护环，在局部位置减轻了寄生电阻，并且在对发射区的远近上，分别称为弱势结构和强势结构。强势结构较为有效，因为它靠发射区较近，有电流导向的作用。 建议多打nwell contact和p-sub contact，以减轻连入的寄生电阻。 六cmos电路中的寄生情况，以便在对布局的好坏有所了解。 首先，来回顾一下相关内容的基本知识，这里暂且只谈论寄生电容与电阻其他：C=Q/V 其中 Q 为极板电荷，V 为两极板之间的电压 电阻的相关公式如下： V=IR  I - 电流 R - 电阻 V - 电压 这些公式以下会用来解释常见的问题。 在电路中，寄生无处不在，因为这里讲的是cmos电路，cmos电路制作在substrate上,而substrate无处不在 我们无法消除这种寄生情况，也无法对寄生视而不见，如果你忽略他，他将会给电路造成一些麻烦 可能对一般电路没有多少影响，但对于追求高频率，高速度的今天，忽略就将造成损失。 寄生不只是某一层对substrate形成寄生，还发生在层与层之间，层与层的侧面之间等等，所以为了减少寄生对电路的干扰，就需要在layout时，相应注意!最好不要到处布线，杂乱无章，也尽量避免从沟道MOS(或重要电路)上过线。 从上式电容公式中可以看出，寄生电容的大小与极板的面积成正比，而与极板的距离成反比，也就是，对metal1和metal2相对substrate所造成的电容来说，metal2的影响要小于metal1所产生的影响。 但是，由于desinger rule和chip size的关系，我们会去考虑采用布线的最小尺寸，这里假设 metal1 minimum width为0.6u ,metal2 minimum width为0.8u，如下表格：    材料           |  mt1   |  mt2-|-|- 最小线宽(um)      |  0.6   |   0.8  -|-|- 单位电容(fF/um2)   |   5    |   3 以最小线宽布线，100u，所产生的电容分别为： Cmt1=100*0.6*5=300 fF Cmt2=100*0.8*3=240 fF 由此可知，布线的区别不只是材料名称的不同。 对寄生电阻，举例来讲： 在布线时，我们根据电流的大小来选择布线的宽度，假设metal1 , 1 micro可以承载0.5milliamp,如果电路 需要载流1milliamp的电流时，就选择布线宽度为2 micro。假设连结两部分电路，结果布线长度为1000 micro,好， 如此这般，电路就layout好了，结果designer说出现问题，这是为什么呢？ 根据V=IR 公式计算得出： 首先得出电阻值，(这里设定每个square为 0.05 ohms), R=(1000/2)*0.05=25 ohm V=IR=1 * 25 =25 millivolts 电压出现偏移，因此问题解决，就是优化布线以减少寄生电阻对电路造成的影响。在布线时，还可以利用电阻的并联的特性和增加线宽减少square数量等方法，来减少寄生电阻的阻值。 七Match比如：这个电路有什么功能，是做什么用的？ 它的电流总共有多少？最大电流多大，在哪些节点之间？ 什么地方需要有很好的对称？什么地方需要有很好的保护？ 什么地方需要相互隔开？什么地方可以靠在一起，什么地方不可以？ 等等，这些问题是常要问的，要和designer有很好的沟通，了解设计的思路和想法。 这样才能确保电路生产出来后，能够正常运行。(当前以电路设计正确性为前提) match是需要注意的其中之一，为考虑器件的对称性。  对于对称，不仅是在考虑器件之间的对称性，还好考虑诸如布线的长度，走势，布局水平还是垂直等等方方面面都有考虑对称的必要性。 CMOS电路中，单个MOS的特性，取决于单个晶体管的宽长比(W/L),比值越大，晶体管的速度就快，反之则慢 在生产过程中，晶片会在某个方向上存在差异性，这便导致了晶体管的差异。  1、中心对称 （交叉对称）这是几种对称方式，比如MOS A 宽长比 W/L=4/0.6 可以画为2个W/L=2/0.6 MOS B 也是如此，然后按上图排列,就是中心对称的基本形式。 中心对称的基本思想，就是将器件平均分割，依中心位置进行排列。可应用于差分对管建议取n为偶数根source端在两边，drain端在中间，注意（以图为例）水平宽度与垂直高度相对比例。尾流源器件目的是提供稳定的电流，其实可以是镜像电流源的一部分，所以画法已经在上次讨论过了。不过考虑与另一晶体管相距较远，应以metal 作为连线。晶体管失配会造成很大的影响，为保持晶体管的匹配通常的做法有，中心对称和质心对称（交叉对称）法，这些可以运用在制程偏差很大的项目中。在先进的工艺里，这方面的所占的比重在逐步下降，甚至可以忽略，在种情况下的匹配就是将晶体管尽量靠近，比如共用。2、组件模块 这一方法，主要针对于电阻的layout。 对于一组电阻有2K,1K和500，不同的人，就会有不同的画法之所以会出现上图这几种画法，原因在于所采用的最小组件不同，变化就产生了。 所以关键问题，应取决于最小组件的选择。选定最小组件后，再进行中心对称，达到合理的布局。 在画电阻时，我们要考虑到节点的问题，因为节点的存在，无疑加大了电阻的阻值，这是电路中不想 见到的。采用电阻并联的特性，将节点电阻进行并联，减少了节点电阻。 一般画电阻时，都会在两边或四周画一些dummy电阻，以保护内部电阻。3dummy MOS 必须要和被保护的 MOS 管是同一个方向的即：S-D 方向 和 GATE 方向 分别相同 这就牵涉到 designer 必须规定好 dummy MOS 的尺寸 就是说：L(MOS)=L(dummy),W不等 ，dummy MOS的W可以取design rule 中的最小size 如果在另一个方向上保护 则；W(MOS)=W(dummy),L不等，dummy MOS 的L可以取desing rule 中的最小size  八，屏蔽为了屏蔽来自数字开关的噪声，保护敏感低电平模拟信号。其中一种屏蔽方法就是把敏感层放置在连接模拟地的其他层次之间，或者在信号线两边并行接模拟地的布线来屏蔽噪声。如果可能应避免敏感模拟信号交叉布线，当无法避免交叉布线，那么用最上层的金属连接数字信号。如果模拟信号是输入信号，则最好用最下层金属或者多晶硅层，两层金属之间再用接地的金属层加以屏蔽。另一种应该避免的情况就是敏感模拟信号和数字信号的邻近布线。因为在这些连线之间会产生耦合的寄生电容。如果这种情况不能避免，那么应该在两个信号线之间再额外加入一条接模拟地的连线。这个方法还可以用来分割模拟电路和数字电路。此外，用N阱作底层可以屏蔽衬底噪声，从而保护模拟信号。九 其他互连考虑还有其他的布线方法能提高模拟电路的性能。当进行模拟电路的布线时，最好最小化电流布线的长度，这样能减少布线寄生电阻引起的电压值下降量，而且提高制造的可靠性。应尽量避免用多晶硅来布信号线，因为多晶硅的寄生电阻更大，而且接触孔的电阻不可忽略，否则会导致信号有很大的衰减。如果加宽多晶硅来降低寄生电阻，又会产生额外的寄生电容。只有无电流流过的高阻抗栅节点才能用多晶硅来布线。在芯片的实现过程中，由于工艺参数本身的容差，随着温度的漂移，很难保证电路器件参数的绝对准确性。在版图设计中，实际所能保证的只是两个或多个器件之间的相对精度。在存在工艺参数变化、温度漂移的环境下，只要这些器件之间保持良好的几何对称性，就能够使它们的电学参数之间的比值基本保持不变。在设计时，必须把对称性要求高的器件放得尽量靠近，使得横向的跨度尽量小。对于宽度W较大的MOS管的版图，需用“叉指”结构来减小栅电阻，最小化失配、串扰等效应。（栅电阻W/L*方块电阻）（串扰：信号之间的相互干扰）模拟电路layout常识 poly只能用于信号线的连接因为poly的电阻太大，不能做长距离的信号线？另外由于多晶硅离衬底近，所以长距离的布线产生的寄生电容大布线最小化，特别是高阻抗节点之间的连接。减少寄生电容。尤其是高阻节点可是更要命，任何一点干扰，由于loadingeffect都会产生很大的interferrencenoise。采用对称结构，如果有必须应采用中心对称方式减小管子的mismatch。注意匀称，比如等高，均匀摆放，特别注意有源器件工艺一致性的考虑，也是为了减少mismatch。晶体管必须是直的，禁止拐弯晶体管不能拐弯应该是基于迁移率的考虑，不同晶向迁移率不一样，会影响匹配分开输入，输出线，避免出现回路屏蔽高频线避免noise的影响使用规则的图形保持layout方向的一致采用多层金属布线的时候，如果grounding上没有多层金属不能很好的起屏蔽作用，类似于用来隔离的墙太矮，shielding通常用来保护某一信号线，好比闭路电视信号线外面的一层金属丝，屏蔽里面的信号，使之不干扰有用信号，通常占面积较多！正常连接的MOS的栅极被悬空，会出现芯片不正常工作，甚至烧毁。 一个模块的输入输出端叫port，如input port，output port对于某一个cell，如d触发器，就说pin，如dff的clk pin，data pin，q pin等 pad指整个芯片的输入输出口，是要和外部封装框架（bonding frame）相连的接口， pad就是一块金属，通常带有大的ESD保护管，这两个ESD保护管和其相反类型MOS管是最容易发生latch up的地方。4、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！封装：小型外框封装-SOP (Small Outline Package) sotsmall outline thin package特点适用于SMT安装布线，寄生参数减小，高频应用，可靠性较高。引脚离芯片较远，成品率增加且成本较低。芯片面积与封装面积比值约为1:8怎样快速地做LVS检查？1确定LVS跑完后是否有软连接文件的产生，如有，先检查软连接。2检查电源和地这2个节点。3检查器件的个数是否匹配。4然后检查每个器件的子类型是否匹配。5最后针对每个节点进行细致地检查。6检查MOS管的宽长是否一致，电容电阻的阻值是否一致。与电路设计者需要沟通些什么？1在画版图之前，应该向电路设计者了解PAD摆放的顺序及位置，了解版图的最终面积是多少。2在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。3了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？4电路设计者要求的工作进度与自己预估的进度有哪些出入？目前业界流行的版图工具是哪些？1Candece公司的Vertuoso2Tanner公司的L-edit3SiliconCanvas公司的Laker画出CMOS晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转移特性。（Infineon笔试试题）解释Antenna effect和其预防措施.在我们芯片里，一条条长的金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。在实际中，打入wafer的离子并不成对，这样，就产生了游离电荷。另外，离子注入（ion implanting）也可能导致电荷的聚集。可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。这些电要放到哪里去呢？我们知道，在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是gate oxide。通常，我们用“antenna ratio”来衡量一颗芯片能发生“antenna effect”的几率。“antenna ratio”的定义是：构成所谓“天线”的导体（一般是metal）的面积与所相连的gate oxide的面积的比率。这个比率越大，就越容易发生antenna effect。这个值的界定与工艺和生产线有关，经验值是300：1。我们可以通过DRC来保证这个值。随着工艺技术的发展，gate的尺寸越来越小，metal的层数越来越多，发生antenna effect的可能性就越大，所以，在0.4um/DMSP/TMSP以上工艺，我们一般不大会考虑antenna effect，而在0.25um以下工艺，我们就不得不考虑这个问题了。消除天线效应的方法主要是设法降低接到gate的poly面积。在poly接至gate增加一个metal跳线，即减小了接至gate的poly与gate氧化层的面积之比，起到消除天线效应的作用。