电子信息工程毕业论文锁相频率合成器设计.doc

三 江 学 院本科毕业设计（论文）题 目 锁相频率合成器设计 电子信息工程 院（系） 电子信息工程 专业学生姓名 崔俊 学号 B07091005 指导教师 蒋榴英 职称 副教授 起讫日期 2011-2-212011-6-3 设计地点 三江学院 摘 要随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般振荡器已不能满足系统设计的要求。晶体振荡器的高稳定度早已被人们认识，成为各种电子系统的必选部件。但是它的频率变化范围很小，频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。本文将全面介绍目前应用最广的锁相频率合成器，以及它的组成和各个组成模块的工作原理。锁相环由鉴相器、环路滤波器和压控振荡器组成。本文详细论述了集成锁相环路（CD4046芯片）的功能，以及它在电路中的工作原理。关键词： 频率合成器 ；锁相环；CD4046 AbstractWith the development of electronic technology, the requirements are more frequent signal increasing accuracy and stability, the general oscillator system can not meet design requirements. Crystal oscillator of high stability has long been recognized, a variety of electronic system components must be elected. But its a very small frequency changes in the scope, frequency value is not high, it is difficult to meet the communications, radar, monitoring and control, instrumentation and other electronic systems in these applications often require a frequency range provides a wide range of high accuracy and high stability frequency source, which requires the application of frequency synthesis technology to meet this need. In this paper, a comprehensive introduction to the most widely PLL frequency synthesizers, as well as its various components of the composition and working principle module. Phase-locked loop is componented by the phase detector, loop filter and VCO. This paper introduce integrated PLL (CD4046 chip) function and its place in the circuit works. Key words: frequency synthesizer ;PLL;CD4046目 录第一章 前言1第二章 锁相频率合成器32.1锁相环32.2频率合成器42.3锁相频率合成器5第三章 锁相频率合成器设计63.1总体设计方案63.2各部分电路设计63.2.1标准信号源设计63.2.2集成锁相环CD404683.2.3可变分频器设计103.3锁相频率合成器电路图12结束语13致 谢14参考文献15第一章 前言现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求。 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。频率合成技术是将一个或多个高稳定、高精确度的标准频率经过一定变换，产生同样高稳定度和精确度的大量离散频率的技术。频率合成理论自20世纪30年代提出以来，已取得了迅速的发展，逐渐形成了目前的4种技术：直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术和混合式频率合成技术。频率合成器和常规的振荡式正弦信号频率源相比，其优点是：1具有较高的频率长期稳定度。2易于实现数字置定和显示频率。由于频率合成器便于直接用数字显示频率，这样可提高频率的分辨能力和频率置定的重复性。 由于具有上述优点，频率合成器在通信设备（或通信系统）中得到广泛应用，其工作频率精确和稳定，并能使收、发信机实现无搜索、无微调的快速通信。频率合成器还广泛地应用于雷达、导航、频率时间标准等各个技术领域。例如，在雷达及电子对抗中，利用频率合成器可以迅速而又准确地改变频率，以避开敌机的侦察和干扰。在各种精密仪表中，频率合成器能提供高分辨力、低噪声（相位噪声）的信号，以适应各种精密测量的需要。随着频率合成器是从一个或多个参考频率中产生多种频率的器件。它在信息通信方面也得到了广泛的应用，并有新的发展。随着数字技术的飞速发展,使频率合成技术也跃上了一个新的台阶。 传统的频率合成器,通常从一排晶体振荡器产生的各种频率通过开关进行频率混合,或者采用锁相(PLL) 技术实现频率合成。早期的频率合成器主要由分立元器件来实现。80年代以来，微电子技术和计算机技术的飞速发展，使得频率合成器趋于全集成化，所有电路都集成在一块芯片上。频率合成器的发展趋势是频率更高、系统功能更强、制作工艺更先进、集成度更高、成本更低、系列品种更加完善。双环或多环锁相式频率合成器、DDS与锁相式混合的频率合成器已经实现单片集成。频率合成器已经与通信系统收发信机的射频电路集成在一起，形成了集接收机、发射机、频率合成器于一体的SOC芯片。生产频率合成器芯片的厂商主要有美国的AD公司、国家半导体公司、Motorola公司、Qualco mm公司；日本的富士通公司和荷兰的Philips公司。现代通信与电子系统的发展，对频率合成技术在多个性能方面提出了更高的要求，也使得频率合成技术朝着集成化、程控化、数字化、小型化、频率范围的宽带化、频率间隔的微细化、频率改变高速化的方向发展。这也必将使得频率合成技术在信号合成、仪器仪表、现代通信、软件无线电等领域得到更加广泛的应用。锁相频率合成技术是运用锁相和数字分频器相结合的技术对信号频率进行四则运算，谐波分量是利用锁相环的窄带滤波特性加以滤除的，由于它不采用传统的谐波发生器、倍频器等器件，从而使频率合成器结构简单，造价低，并且有良好的噪声特性。锁相频率合成方法的优点是稳频和杂散抑制好，调试方便。目前，锁相频率合成技术已得到最为广泛的应用。第二章 锁相频率合成器2.1锁相环锁相环是指一种电路或者模块,它用于在通信的接收机中,其作用是对接收到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。由于锁定情形下（即完成捕捉后）,该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差,所以很形象地称其为锁相器。而一般情形下,这种锁相环的三个组成部分和相应的运作机理是： 1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度; 2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器, 内部的时钟输出信号的频率或者相位,使得锁相器完成上述的固定相差功能; 3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑,大多数情形下是一个低通滤波器,用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。 相当于一个负反馈环路结构,所以一般称为锁相环（PLL: Phase Locking Loop） 锁相环有很多种类,可以是数字的也可以是模拟的也可以是混合的,可以用于恢复载波也可以用于恢复基带信号时钟。 如图,2-1，锁相环由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差 ，并输出误差电压Ud 。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率拉向环路输入信号频率，当二者相等时，环路被锁定 ，称为入锁。参考信号PDur(t)LFud(t)VCOuc(t)uo(t)输出信号 图2-1 锁相环结构图2.2频率合成器频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。频率合成器有各种不同的实现方法，其性能也有很大的差异，但其主要的性能指标相同，主要有如下几种。（1）频率范围 频率范围是指频率合成器输出的最低频率fomin和最高频率fomax之间的变化范围,也可用覆盖系数k=fomax/fomin表示（k又称之为波段系数）。如果覆盖系数k>23时,整个频段可以划分为几个分波段。在频率合成器中,分波段的覆盖系数一般取决于压控振荡器的特性。 （2）频率间隔（频率分辨率） 频率合成器的输出是不连续的。两个相邻频率之间的最小间隔,就是频率间隔。频率间隔又称为频率分辨率。不同用途的频率合成器,对频率间隔的要求是不相同的。（3）频率转换时间 频率转换时间是指频率合成器从某一个频率转换到另一个频率,并达到稳定所需要的时间。它与采用的频率合成方法有密切的关系。（4）准确度与频率稳定度 频率准确度是指频率合成器工作频率偏离规定频率的数值,即频率误差。而频率稳定度是指在规定的时间间隔内,频率合成器频率偏离规定频率相对变化的大小。 2.3锁相频率合成器锁相频率合成的基本方法是：锁相环路对高稳定度的参考振荡器锁定，环内串接可编程的程序分频器，通过编程改变程序分频器的分频比N，从而就得到N被参考频率的稳定输出。基本的锁相频率合成器如图2-2所示。当锁相环锁定后,相位检波器两输入端的频率是相同的，即 图2-2 锁相频率合成器基本框图VCO输出频率fo经N分频得到所以输出频率是参考频率fr的整数倍,即转换时间取决于锁相环的非线性性能,精确的表达式目前还难以导出,工程上常用的经验公式为转换时间大约等于25个参考频率的周期。分辨率与转换时间成反比。例如fr=10Hz,则fs=2.5s,这显然难以满足系统的要求。 固定分频器的工作频率明显高于可变分频比,超高速器件的上限频率可达千兆赫兹以上。若在可变分频器之前串接一固定分频器的前置分频器,则可大大提高VCO的工作频率。前置分频器的分频比为M,则可得第三章 锁相频率合成器设计3.1总体设计方案设计的锁相频率合成器整体框图如3-1晶体振荡器参考分频器÷M鉴相器PD设计的锁相频率合成器整体框图低通滤波器LPF可变分频器÷N压控振荡器VCO输出f0图3-1 锁相频率合成器1、课题要求频率间隔为10kHz,所以基准频率设定为10kHz2、锁相环采用集成芯片CD4046，它的输出波形是占空比为50%的方波3、输入频率为10kHz，输出信号频率范围为100kHz1000kHz，所以可变N分频器范围应该为101003.2各部分电路设计3.2.1标准信号源设计用CMOS与非门和1M晶体组成1MHz振荡器。如图3-2。图中Rf 使F1工作于线性放大区。晶体的等效电感，C1、C2构成谐振回路。C1、C2可利用器件分布电容不另接。F1、F2、F3使用CD4049。 图3-2晶体振荡电路课题要求频率间隔为10kHz，所以参考分频器输出标准频率为10kHz。参考分频器采用CD4518。CD4518是一个双BCD同步加计数器，由两个相同的同步4级计数器组成。 CD4518引脚功能(如图3-3)：1CP、2CP：时钟输入端。 1CR、2CR：清除端。 1EN、2EN：计数允许控制端。 1Q01Q3：计数器输出端。 2Q02Q3：计数器输出端。 Vdd：正电源。Vss：地。图3-3 CD4518引脚图CD4518是一个同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为17和915.该CD4518计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚6脚；11脚14脚）。CD4518控制功能：CD4518有两个时钟输入端CP和EN,若用时钟上升沿触发,信号由CP输入,此时EN端为高电平（1）,若用时钟下降沿触发,信号由EN输入,此时CP端为低吨平（0）,同时复位端Cr也保持低电平（0）,只有满足了这些条件时,电路才会处于计数状态.否则没办法工作。将数片CD4518串行级联时，尽管每片CD4518属并行计数，但就整体而言已变成串行计数了。需要指出，CD4518未设置进位端，但可利用Q4做输出端。有人误将第一级的Q4端接到第二级的CP端，结果发现计数变成“逢八进一”了。原因在于Q4是在CP8作用下产生正跳变的，其上升沿不能作进位脉冲，只有其下降沿才是“逢十进一”的进位信号。正确接法应是将低位的Q4端接高位的EN端，高位计数器的CP端接USS。引脚连接如图3-4，这样就可把1MHz的晶振信号变成10KHz的标准信号。图3-4 参考分频器电路图3.2.2集成锁相环CD4046本次设计选用集成锁相环CD4046图3-5是CD4046内部电原理框图，主要由相位比较、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号U为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），U输出为低电平。当Ui、Uo的相位差在0°-180°范围内变化时，U的脉冲宽度m亦随之改变，即占空比亦在改变。从比较器的输入和输出信号的波形（如图3-6所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。从图中还可知，fout不一定是对称波形。对相位比较器，它要求Ui、Uo的占空比均为50（即方波），这样才能使锁定范围为最大。 图3-5 CD4046内部框图    图3-6输入输出波形相位比较器是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器的两个输人信号之间保持0°相移。 对相位比较器而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻 辑“0”；反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从相位比较器输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，相位比较器的输出为高阻态，则1脚输出高电平。上述波形如图5所示。由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了 CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。VCO振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。压控振荡器的输出波形是50%的方波。一般规定CD4046的最高频率为1.2MHz(VDD=15V），若VDD<15V，则fmax要降低一些。 CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。 综上所述，CD4046工作原理如下：输入信号 Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器、的输入端，开关K拨至2脚，则比较器将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压U则反映出两者的相位差。U经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器，继续与Ui进行相位比较，最后使得f2f1，两者的相位差为一定值，实现了相位锁定。3.2.3可变分频器设计CD4522是可预置BCD同步1/N减计数器。其引脚见附录。其中D1-D4是预置端，Q1Q4是计数器输出端，其余控制端的功能如下：PE（3）=1时，D1D4值置进计数器EN（4）=0，且CP（6）时，计数器（Q1Q4）减计数；CF（13）=1且计数器（Q1Q4）减到0时，QC(12)=1 Cr(10) =1时，计数器清零。 单片4522分频器（如图3-7），拨盘开关为BCD码开关，如当数据窗口显示3时则A和1，2相连；当显示5时，则A和14相连，其余类推。4个100K电阻用来保证当拨盘开关为某脚不和A相连，也就是悬空时，为低电平。工作过程是这样的：设拨盘开关拨到N，当某时刻PE（3）=1， 则N置到IC内的计数器中，下一个CP来时，计数器减计数变为N-1，一直到第N个CP来时，计数器为0。这时由于CF（13）=1，所以QC（12）=1，也即PE（3）=1又恢复到开 图3-7 CD4522始状态，开始一个新的循环。很显然，每来个N个CP，QC（12）就会出现一个高电平，也就是QC（12）应是CP的N分频信号。用三片4522组成可变分频器，最大分频可达到999倍，满足N=10100的要求。芯片引脚连接如图3-8。图3-8 CD4522组成的分频器3.3锁相频率合成器电路图通过前面的分析可以得到总体的设计电路图如图3-9：图3-9 锁相频率合成器电路图结束语本文对锁相环路频率合成器原理作了细致、全面、规范的分析，利用集成芯片成功地设计了锁相环路频率合成器。经过两个多月的努力，频率锁相合成器论文终于完成，在整个设计过程中，出现过很多的难题，但都在老师和同学的帮助下顺利解决了，在不断的学习过程中我体会到：写论文是一个不断学习的过程，从最初刚写论文时对锁相频率合成器的模糊认识到最后能够对该课题有深刻的认识，我体会到实践对于学习的重要性，以前只是明白理论，没有经过实践考察，对知识的理解不够明确，通过这次的毕业设计，真正做到理论实践相结合。总之，通过毕业设计,我深刻体会到要做好一个完整的事情，需要有系统的思维方式和方法，对待要解决的问题，要耐心、要善于运用已有的资源来充实自己。同时我也深刻的认识到，在对待一个新事物时，一定要从整体考虑，完成一步之后再作下一步，这样才能更加有效。致 谢四年的读书生活在这个季节即将划上一个句号，而于我的人生却只是一个逗号，我将面对又一次征程的开始。四年的求学生涯在师长、亲友的大力支持下，走得辛苦却也收获满囊，在论文即将付梓之际，思绪万千，心情久久不能平静。 伟人、名人为我所崇拜，可是我更急切地要把我的敬意和赞美献给一位平凡的人，我的导师。我不是您最出色的学生，而您却是我最尊敬的老师。蒋榴英老师治学严谨，学识渊博，思想深邃，视野雄阔，为我营造了一种良好的精神氛围。授人以鱼不如授人以渔，置身其间，耳濡目染，潜移默化，使我不仅接受了全新的思想观念，树立了宏伟的学术目标，领会了基本的思考方式，从论文题目的选定到论文写作的指导，经由您悉心的点拨，再经思考后的领悟，常常让我有“山重水复疑无路，柳暗花明又一村”的感觉。蒋老师常常提醒我静下心来，认认真真找资料，踏踏实实做事。这些的教诲，我将牢记在心，并在我今后的工作道路上遵循下去。感谢我的爸爸妈妈，焉得谖草，言树之背，养育之恩，无以回报，你们永远健康快乐是我最大的心愿。在论文即将完成之际，我的心情无法平静，从开始进入课题到论文的顺利完成，有多少可敬的师长、同学、朋友给了我无言的帮助，在这里请接受我诚挚谢意！ 我还要感谢学校和系里的领导能给我创造这样一个机会，使我在离开学校之前有一次比较好的综合训练和全面锻炼的机会。以后无论是在什么样工作岗位上，还是在学校继续进行深造，都将会受益匪浅。参考文献1、胡宴如 耿苏燕. 高频电子线路M. 北京：高等教育出版社，2009. 2、高吉祥高频电子线路M. 第二版北京：电子工业出版社，2007. 3、黄智伟通信电子线路M. 北京：机械工业出版社，2007.4、薛茹. 一种锁相频率合成器的设计与实现J. 微计算机信息，2008，24(2-2).5、黄智伟. 锁相环与频率合成器电路设计M. 西安：西安电子科技大学出版社，20086、林云. 射频通信电路M. 武汉：华中科技大学出版社，20097、张厥盛. 锁相技术M. 西安：西安电子科技大学出版社，20098、张坤等. 基于锁相环的频率合成器的设计9、Roland E.Best. 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