毕业设计（论文）基于FPGA的数字频率合成器设计.doc

西 京 学 院本科毕业设计(论文) 题目：基于FPGA的数字频率合成器设计 教学单位： 工程技术系 专 业： 电子信息工程 学 号： 姓 名： 指导教师： 2012年 5月摘 要直接 (Direct Digital Synthesis 简称 DDS)是十九世纪七十年代提出的一种全数字化结构的频率合成方法，采用一个恒定的输入参考时钟源，以数据处理的方式产生频率相位可调的输出信号。经过三十多年的发展，已成为现代频率合成的主要方式。具有频率分辨率高、频率转换速度快、相位连续、相位噪声低等优点，被广泛应用在通信、雷达、遥控遥测、导航、PCS/PCN 系统等领域。近年来兴起的现场可编程门阵列（FPGA）具有集成度高、速度快、可靠性强等优点，非常适合设计 DDS 系统的数字部分。本文主要讨论了直接数字频率合成器的实现，并通过改进其关键部分的结构，对直接数字频率合成器进行了研究。本文首先分析了直接数字频率合成器的工作原理及其结构，并对实现相位幅度的各种方法予以详细分析。对 DDS 的关键部分数控振荡器 NCO 进行了优化设计，采用 Brent-Kung 二元树结构和选择进位加法器相结合实现相位累加器，减小了系统延时；用 Verilog 硬件语言对设计的各部分进行编程，在 Quartus软件上对其进行仿真，验证设计的合理性，并对系统的整体性能进行了仿真。关键词：直接数字频率合成，相位累加器，低通滤波器，FPGAAbstractDirect Digital Synthesis technology that was put forward is a method of all-digital frequency synthesis at the seventies of the nineteenth, which betake a constant signal source of input reference clock to produce output signal of phase and frequencys adjustable to the way of date processing .After 30 years of development, it has become the main form of frequency synthesize. Because of excellences of high frequency resolution 、 fast frequency conversion speed、phase continuous、low phase noise and so on, DDS is widely used in field of communication、radar、remote telemetry、navigation、PCS/PCN system. In recent years the rising field programmable gate array (FPGA ) with excellences of high integration、fast speed、high reliability、rich resources and so on, is very suitable for the digital part design of DDS system.The article focuses on the realization of direct digital frequency synthesizer, and study the direct digital frequency synthesize by improving the key part structure of DDS.In this paper, first, we analyze the working principle and structure of direct digital synthesizer , and detailedly analyze various methods of phase transforming scope. Optimizing NCO design of a key part of DDS, and combining the Brent-Kung binary tree structure and carry select adder to realize the phase accumulator, and reduce the delay. Using Verilog hardware design language write programs to various parts of the design, and simulate these programs in Quartus , verify their reasonableness. Giving the overall performance of the system by simulation, then downloading to FPGA to verify. Key word: Direct Digital Frequency synthesize; Phase accumulator; Low-pass filter; FPGA目录摘 要IAbstractII1 绪 论11.1 频率合成技术概况11.2 直接数字频率合成技术简介11.3 直接数字频率合成的主要技术指标特点21.4 本论文研究的主要内容32 DDS 的基本原理52.1 DDS 技术的工作原理和特点52.1.1 DDS 技术的工作原理52.2 DDS 的结构与特点72.2.1 相位累加器72.2.2 相位幅度之间的转换82.2.3 数模转换器92.2.4 低通滤波器92.3 本章小结103 DDS 关键部分设计113.1 相位累加器设计113.1.1 选择进位加法器113.2 本章小结124 用FPGA 实现DDS134.1 FPGA 及其集成开发环境134.1.1 FPGA 的简介及结构134.1.2 FPGA 的设计流程144.1.3 Quartus 开发环境174.1.4 Verilog HDL 硬件语言174.2 DDS 的 FPGA 实现174.2.1 相位累加器的实现184.2.2 象限转换194.2.3 系统仿真194.3 滤波器设计224.4 本章小结235 结 论24致谢25参考文献261 绪 论1.1 频率合成技术概况频率合成是将具有低相位噪声、高精度和高稳定度等综合指标的参考频率源经过电路上的混频、倍频或分频等信号处理，实现数学意义上的加减乘除运算，产生大量具有同样精度的频率，实现频率合成的电路叫做频率合成器。频率合成技术起源于二十世纪 30 年代，早期的频率合成器是由一组晶体组成的晶体振荡器，输出多少个频率点就需要多少个晶体。频率切换由人工来控制，频率的准确度和稳定度主要由晶体决定，很少与电路有关。随着频率合成技术的发展，上述方法被非相干合成方法代替，非相干合成方法以少量的晶体产生众多频率，降低了成本，提高了稳定度。但是研制由多块晶体组成的晶体振荡器是一个复杂的任务，而且成本较高，所以后来人们又提出了相干合成法。相干合成法是由一个准确度和稳定度较高的参考源产生多种频率的方法，与非相干合成方法的主要区别是频率合成过程中所使用的频率源的个数不同，非相干合成法使用多个晶体振荡器，而相干合成法使用一个参考频率源。在相干合成装置中，输出频率的稳定度和准确度与参考源相同。随着数字信号理论和计算机技术的发展，在频率合成领域诞生了一种革命性的技术，即七十年代出现的直接数字频率合成技术（Direct Digital Freqency Synthesis）。1971 年，J. Tierney 和 C.M. Rador 和 B. Gold 首次提出了一种新型的频率合成技术直接数字频率合成（DDS）的概念，从而揭开频率合成技术的新篇章，标志着频率合成技术迈进了第三代。直接数字频率合成以全数字技术从相位概念出发，直接合成所需波形的一种新的频率合成原理。限于当时的技术和器件制作水平，它的性能指标不能与已有的技术相比，故没受到重视。近年来，由于数字技术的发展以及器件制作工艺水平的提高，直接数字频率合成得到飞速发展。该频率合成方法的主要优点是：控制方便、频率转换速度快、频率分辨率高、相位连续、全数字化的结构易于集成等；缺点是杂散抑制差、工作频带窄。1.2 直接数字频率合成技术简介 直接数字频率合成技术发展到现在，合成信号频带的宽度和频谱的纯度仍是其今后发展的主要方向，其频谱杂散有三个来源：相位截断、幅度量化和 DAC 的非理想特性。因此如何抑制杂散仍然是高速 DDS 急需解决的问题。为使 DDS 输出杂散最小化，国内外学者对 DDS 输出频谱特性进行大量研究，提出了一种波形分析法，它根据 DDS 的相位累加器的周期性和 DDS 的实际结构，得到 DDS 输出波形的数学描述，对输出的波形做傅里叶级数分析，得到真实的频谱特性图。在分析 DDS 输出频谱特性的基础上，提出了一系列降低杂散的方法，主要有以下几种： （1）压缩存储波形 ROM 表，（2）采用随机抖动注入，相位截断误差具有周期性，引起的杂散是一些离散谱线。设法破坏误差的周期性、与信号的相关性。这些方法已成为减少 DDS 杂散的主要研究方法。抖动注入有多种方式：频率控制字抖动注入、相位抖动注入、幅度抖动注入。随机抖动注入技术使离散谱线均匀化，从而提高了输出频谱的无杂散动态范围。（3）对 DDS 工艺结构和系统结构的改进： a. 采用混合封装技术; b. Kushner 提出的平衡; DAC 结构。我国国内对 DDS 技术的研究起步相对较晚，又由于微电子生产技术的原因，我国几乎没有自己的产品。不过近几年国内由不少大专院校和研究机构对 DDS 做了全面的工作。如西安电子科技大学研制的 DDS 相位噪声做到-80dB，杂散优于-45dBc；北京理工大学研制的 022MHz 的 DDS 产品 MCL-DDS，其杂散达到-55dBc。目前市场上的信号源产品大多是通用型的，一般只能产生正弦波等标准波形。而不同领域需要不同的信号源，如在雷达、通信领域需要短波信号源，就需要自己设计不同功能的信号源。1.3 直接数字频率合成的主要技术指标特点DDS在相对带宽、频率转换时间、高分辨力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。其优点如下：(1)输出频率相对带宽较宽：输出频率带宽为50%fs(理论值)。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。 (2)频率转换时间短：DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率转换的时间等于频率控制字的传输时间，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。(3)频率分辨率极高：若时钟fs的频率不变，DDS的频率分辨率就由相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1HZ数量级，许多小于1MHZ，甚至更小。 (4)相位变化连续：改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。(5)其他优点：可产生宽带正交信号及其他多种调制信号、可编程和全数字化、功耗低、体积小、重量轻、可靠性高、控制灵活方便等方面，并具有极高的性价比。 当然DDS也有局限性，主要表现如下： (1)输出频带范围有限：由于受DDS内部DAC和波形存储器(ROM)的工作速度限制，使得DDS输出的最高频率有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS芯片，工作频率一般在几十MHZ至400MHZ左右。 (2)输出杂散大：由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差由存储器有限字长引起造成的杂散和DAC非理想特性造成的杂散。DDS问世之初，构成DDS的元器件的速度限制和数字化引起的噪声这两个主要缺点阻碍了DDS的发展与实际应用。随着近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。近年来随着频率合成技术的发展，DDS已广泛应用于通讯、导航、雷达、遥控遥测、电子测量以及现代化的仪器仪表工业等领域。1.4 本论文研究的主要内容论文首先对直接数字频率合成器关键部件进行了分析；采用一些优化技术对直接数字频率合成器进行了优化设计，在设计的同时进行仿真，验证设计的合理性与正确性。论文安排如下：（1）介绍了频率合成器发展及直接数字频率合成器的现状。（2）介绍了直接数字频率合成器的工作原理及基本结构，详细分析了实现幅度相位的各种方法。（3）重点分析介绍了 DDS 关键部分的设计，相位累加器和相位幅度转换的实现方法。（4）DDS 在 FPGA 上的实现 首先叙述 FPGA 的开发流程和特点及其开发环境。用 Verilog 语言对直接数字频率合成的关键部分数控振荡器 NCO 进行了设计，并对其进行了优化，在 Quartus软件上实现了仿真验证。最后在 MATLAB软件上实现了波形的整合。2 DDS 的基本原理2.1 DDS 技术的工作原理和特点DDS(Direct Digital Frequency Synthesis)直接数字频率合成器是从相位概念出发直接合成所需波形的一种频率合成技术。它是以一个固定频率精度的时钟作为参考时钟源，通过数字信号处理技术产生一个频率和相位可调的输出信号。从本质上说，它是由设置的二进制控制字对参考时钟做除法运算，控制字字长一般为2448 位。可以认为 DDS 是数字信号处理理论的延伸，是数字信号中信号合成的硬件实现问题。2.1.1 DDS 技术的工作原理设有一频率为 f 的的余弦信号: (2.1)现在，以 为采样频率对进行采样，得到离散序列: n = 0，1，2， (2.2)其中为采样周期。对应的相位序列为: n = 0，1，2， (2.3)从(2.3)式可以看出相位序列呈线性增加，即相邻的样值之间的相位增量是一个常数，而且这个常数仅与信号的频率 f 有关，相位增量为: (2.4)信号频率 f 与采样频率之间的关系为: (2.5)其中K 与M 为两个正整数，所以相位增量可以表示成: (2.6)由(2.5)式知，若将 2的相位均匀的分为M 等份，那么频率为的余弦信号经频率采样后，量化序列中相邻样值之间的相位增量为一个不变值 K。根据上述原理可以构造一个以常量 K 为相位增量的量化序列： n=0，1，2， (2.7)完成相位序列(n)到余弦值序列的映射，由(n)构造序列: （2.8）公式(2.8)是连续信号经采样频率采样后的离散时间序列，根据采样定理，当时，经过低通滤波器平滑后，可唯一恢复出。通过上述变换，不变量 K 将唯一确定一个单频模拟余弦信号: (2.9)该信号的频率为:= (2.10)(2.10)式就是直接数字频率合成(DDS)的方程式，在实际的 DDS 中，一般取M=,DDS 输出频率可以写成: = (2.11)由(2.11)式可知，要想得到不同的频率只须通过改变 K 的大小就可实现，同时可以得到 DDS 的最小频率分辨率(最小频率间隔为 K =1时的输出频率)= (2.12) 所以当参考频率一定时，其分辨率由相位累加器的位数 N 决定，若取=100MHz，N=32，则=0.024Hz，其分辨率可以达到 0.024Hz，这也是最低的合成频率，因此高精度是 DDS 输出频率的一大优点。由奈奎斯特定律可知，允许输出的最高频率=，即，实际上，在应用中受到低通滤波器的限制，一般<，以便滤除镜像频率，通常= (2.13)所以当 DDS 的频率较高时，其输出频带较宽，可以合成从直流到0. 4的频率信号，同时输出相位连续，频率稳定性高。根据上述分析，DDS 可由两次变换来实现：（1）从变量K 以时钟 为采样频率，产生量化的相位序列。（2）从离散量化的相位序列，产生对应的余弦信号的离散幅度序列，把量化的离散幅度经数模转换，再通过低通滤波器 LPF 的平滑得到输出频率为 的余弦信号。2.2 DDS 的结构与特点DDS 由数字和模拟两部分组成，基本结构主要包括相位累加器、正弦查询表(ROM)、数模转换器(DAC)和低通滤波器，如图 2.1 所示，其中 DDS 从频率控制字寄存器开始到波形存储表的数字部分通常称为数控振荡器(Numerical Control Oscillator)。相位累加器ROM数模转换低通滤波器时钟频率KML图 2.1 DDS 的结构图如上图 2.1 所示，其中为时钟频率，K 是频率控制字，N 为相位累加器的字长，M 为波形 ROM 表的寻址位数，L 是 ROM 输出数据位数及 DAC 转换器的字长。相位累加器在时钟 的控制下以步长 K 作累加，输出的序列为量化的相位序列，取其高 M 位作为 ROM 的寻址地址，对查询表 ROM 进行寻址，ROM 输出的 L 位离散幅度序列经 DAC 转换成阶梯波，再经过低通滤波器（LPF）平滑后即可得到合成的信号波形。输出频率 = (2.14)大小由时钟频率与频率控制字 K 决定，改变 K 的值，可得到频率大小不同的信号波形。2.2.1 相位累加器相位累加器是用来实现线性数字信号的逐级累加，信号范围从0加到累加器的满偏值，其基本结构如图 2.2 所示。N位加法器N位寄存器SK图 2.2 相位累加器的结构图它是由一个 N 位加法器与 N 位寄存器级联构成，时钟脉冲每触发一次，累加器便将频率控制字 K 与相位寄存器输出的相位数据相加，然后把相加后的结果S 输入到相位寄存器的数据输入端。相位寄存器将累加器上一个时钟作用后产生的新相位数据反馈到加法器的输入端 B，以便加法器在下一个时钟到来时继续与频率控制字相加。这样，相位累加器在时钟的作用下进行线性累加，当相位累加器累加满时，就会产生一次溢出，完成一个周期性的动作，这个周期就是 DDS 合成信号的周期，其计算公式为 (2.15)其中，表示和K的最大公约数。由图 2.2 可以看出，相位累加器在每一个时钟脉冲到来时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率就是 DDS 输出的信号频率。用相位累加器输出的数据作为波形查询表的相位取样地址，就可以把储存在波形查询表(ROM)内的波形抽样值查出，完成相位到幅值的转换。2.2.2 相位幅度之间的转换DDS 查询表 ROM 实现的是相位幅度之间的转换，查询表所存储的数据是每一个相位所对应的二进制的余弦幅度值，在每一个时钟周期内，相位累加器输出序列的高位对 ROM 进行查询，输出结果为序列对应相位的余弦幅度值。ROM 的存储量为比特，其中 n 为相位累加器的输出高位数（用于寻址的位数），m为 ROM 的输出字长。若 n=16，m=8，可以算出 ROM 的容量为 524288比特。在一块 DDS 芯片上集成这么大的余弦查询表 ROM 表会使成本增加，功耗增大，且可靠性下降，所以就有了许多压缩 ROM 容量的方法。并且，压缩后还可以使用更大的n和m，使 DDS 的杂散性能降低。由于余弦函数具有对称性，可以用 0 范围内的幅度值来表示0内的幅度值，输出序列的最高两位用来表示对象限的转换。实现相位幅度之间转换的功能除了查询表(ROM)之外，还可通过计算方法来实现。2.2.3 数模转换器数模转换器(DAC)的作用是将数字幅度信号转换成模拟幅度信号。随着 DDS工作频率的提高，DAC 对 DDS 输出频谱的影响越来越大。实际应用中，由于 DAC分辨率的限制，其输出信号并不能真正地连续可变，只能输出阶梯模拟信号。因此需要用低通滤波器滤除高频分量，平滑后得到模拟的正弦信号。一般的 DDS 设计都把 DAC 作为 DDS 的外部模块，这就对 DAC 的选择提供了方便。但是由于匹配性等问题，需要合理的选择。另外，可以把 DAC 集成到 DDS 系统中，简化了DDS 的后期设计，但同时也加大了芯片面积。2.2.4 低通滤波器根据直接数字频率合成器的基本原理知，DDS 输出频谱中杂散较多，需要利用低通滤波器滤波器来平滑滤除。因此低通滤波器是直接数字频率合成器的重要组成部分,其性能的优劣直接影响整个直接数字频率合成器的特性。一般滤波器的设计方法有切比雪夫滤波器（Chebyshev filter）、巴特沃斯滤波器（Butter worth filter）、椭圆函数滤波器（Elliptic filter）。如图 2.3 所示是各种设计方法的频谱曲线图，由图可知，巴特沃斯滤波器在低频响应中最为平坦，通带内没有波纹，在低频段有最平坦通带，趋向阻带时衰减单调增大，缺点是从通带到阻带的过渡带较宽，对于带外干扰信号的衰减作用最弱，过渡带不够陡峭。切比雪夫滤波器在通带内的衰减，在零值和一个上限值之间做等起伏变化，阻带内衰减单调增大，带内有起伏，但过渡带比较陡峭。椭圆函数滤波器不仅通带内有起伏，阻带内也有起伏，而且过渡带陡峭，通带和阻带上都有波动。比较起来，椭圆函数滤波器性能更好，因此本文的设计采用椭圆函数滤波器。Butterworth Chebyshev Elliptic 图 2.3 低通滤波器的频谱曲线图2.3 本章小结本章详细介绍了直接数字频率合成的基本原理和结构，简述了其数学模型，详细分析了实现相位幅度转换的各种方法和各种低通滤波器的特点。3 DDS 关键部分设计DDS 的数字部分相位累加器和波形转换器是直接数字频率合成器的关键部分，被称为数控振荡器 NCO，关系到整个 DDS 的性能。3.1 相位累加器设计理论证明，当频率控制字较大时，相位累加器的速度影响整个系统的运行，在保持系统的性能基础上，改善相位累加器的结构，可以提高系统的速度。本文相位累加器字长为 32 位，用一般的加法器实现需要很长的延时，影响系统的运行速度。因此，采用选择进位加法器方法来实现 DDS的相位累加器。把 32 位字长的相位累加器分成八个较小的相位累加器，每个小相位累加器是用四位的选择进位加法器来实现。KClkC0Out3:0寄存器累加器1累加器2累加器8Brent_Kung法寄存器C1C7Out7:4Out31:16图 3.1 流水线型相位累加器结构图3.1.1 选择进位加法器选择进位加法器由两个 4 位全加器和一个 2 选 1 选择器构成，一个全加器执行进位为 1 的加法运算，另一个执行进位为 0 的加法运算。在进位信号没有到来之前对两个 4 位数实行加法运算，当低位进位信号到达时，通过选择器直接选出两数相加之和。单独用进位选择加法器实现字长为 32 位数相加，进位信号需要一级一级传递，速度较慢。本文把 32 位的加法分为 8 级流水线，每一级用选择进位加法器来实现 4 位相加，结构如图 3.2 所示。S2-1选择器 FA FA2-1选择器Sum1C110M3:0Sum0图 3.2选择进位加法器结构图3.2 本章小结本章详细介绍频率合成的关键部分数控振荡器 NCO 的设计，详细分析了选择进位加法器实现相位累加器4 用FPGA 实现DDS DDS 系统主要是由数字电路组成，所以完全可以利用中、小规模通用数字集成电路的组合来实现。但是利用通用数字集成电路实现的 DDS 系统，不仅结构较复杂，而且由于高速数字电路的高频和电磁兼容性问题突出，电路设计也比较难，其性能很难满足设计要求。近年来现代电子技术和大规模集成电路的飞速发展，一种新型的器件现场可编程门阵列(Field programmable Gate Array)得到了飞速的发展，它不仅具有很高的速度和可靠性，而且具有用户可重复定义的逻辑功能，即具有重复编程的特点。FPGA 的应用不仅使得数字电路系统的设计非常方便，而且缩短了系统研制的周期，缩小了数字电路系统的体积和所用芯片的品种。它的时钟频率可达到几百兆赫兹，加上它的灵活性和高可靠性，非常适合用于 DDS系统的数字电路部分。高集成度、高速和高可靠性是 FPGA 最明显的特点，其时钟延迟可达纳秒，结合并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用。目前由于它的高集成度特性，几乎可以将整个系统下载到同一芯片中，实现所谓的片上系统从而大大缩小产品的体积，提高系统的可靠性。由于 FPGA 器件的开发一般都是利用先进的 EDA (Electronic Design Automation)工具进行电子系统设计和产品开发。开发工具的通用性、设计语言的标准化以及设计过程几乎与所用器件结构的无关联，使设计成功的各类逻辑功能块软件，具有良好的兼容性和可移植性。几乎可用与任何型号和规模的 FPGA 器件中，从而使产品的设计效率大幅度提高。FPGA 以优良的性能，成为目前实现DDS 系统中的优选器件。4.1 FPGA 及其集成开发环境4.1.1 FPGA 的简介及结构1985 年，美国 Xilinx 公司发明了 FPGA，从而开创了大规模数字系统可以现场集成、现场实现的新纪元。FPGA 属于特殊 ASIC 芯片的一类，是在 PAL、GAL等可编程逻辑器件基础上发展起来的。同以往的 PAL、GAL 相比，FPGA 的规模比较大，适合于时序、组合逻辑等电路应用场合，可以替代几十块甚至上百块通用分立 IC 芯片。FPGA 一般由三种可编程电路和一个用于存放编程数据的 SRAM 组成，这三种可编程电路是：可编程逻辑块 CLB(Configurable Logic Block)、可编程输入/输出模块 IOB 和可编程内部互连资源 IR(Interconnect Resource)。可编程逻辑块 CLB 是 FPGA 的主要组成部分，是实现逻辑功能的基本单元。CLB 的功能性强，不仅能够实现逻辑函数，还可以配置成 RAM 等复杂的形式。配置数据存放在片内的 SRAM 中或者熔丝线上，基于 SRAM 的 FPGA 器件工作前需要从芯片外部加载配置数据。配置数据可以存储在片外的 EPROM 或者计算机上，设计人员可以控制加载过程，在现场修改器件的逻辑功能。输入/输出模块 IOB提供了器件的引脚和内部逻辑阵列之间的连接，通常排列在芯片的四周。主要由输入触发器、输入缓冲器、输出触发/锁存器和输出缓冲器组成。每个 IOB 控制一个引脚，可配置为输入、输出或双向 I/O 功能。IOB 输出端配有两只 MOS 管，它们的栅极均可编程，使 MOS 管导通或截止，分别经上拉电阻或下拉电阻接通 VCC或地线，用于改善输出波形和负载能力。可编程互连资源包括各种长度的金属连线线段和一些可编程连接开关，它们将各个 CLB 之间和 CLB 与 IOB 之间相互连接起来，构成各种复杂功能的系统。4.1.2 FPGA 的设计流程一般来说，完整的 FPGA 设计流程包括电路设计与输入、功能仿真、综合、综合后仿真、布局布线、时序仿真与下板调试这几个主要步骤。图 4.1 所示为 FPGA的设计流程图。综合后仿真是否正确电路设计与输入功能仿真功能仿真是否正确综合是否为综合问题布局布线时序仿真时序仿真是否正确是否为布局布线问题下载调试YN综合后仿真NYYNNN图 4.1 FPGA 的设计流程图a 电路的设计与输入电路的设计与输入是指通过某些规范的描述方式，将电路设计输入给 EDA 工具。其常用的设计输入方法有硬件描述语言(HDL)和原理图设计输入方法。原理图输入方式是一种最直接的描述方式，将所需的器件从原件库中调出来，画出原理图，该方法直观易于仿真但效率低，不易维护和模块重构及重复利用。硬件描述语言利用文本描述设计分普通 HDL 和行为 HDL，支持逻辑方程真值表和状态机等表达方式，其突出优点是语言与工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，有很强的逻辑描述和仿真功能，输入效率高。b 功能仿真功能仿真的主旨在于验证电路的功能是否符合设计要求，其特点是不考虑器件延迟与线延迟，考察的重点为电路在理想环境下的行为和设计构想是否一致。通过功能仿真能及时发现设计中的错误，提高设计的可靠性。c 综合综合是指将较高级抽象层次的描述转化为较低层次的描述，根据目标与要求生成逻辑连接，使层次设计平面化，供 FPGA 布局布线软件实现。即将 HDL 语言、原理图的设计输入编译成由与、或、非门、存储器、触发器等基本逻辑单元组成的逻辑网表，并根据约束条件优化所生成的逻辑网表。d 综合后仿真综合后仿真的主旨在于验证综合后的电路结构是否与设计意图相符，是否存在歧义综合结果。综合后仿真仅仅能估算门延时，而不包含布线延时信息，所以延时信息不十分准确。若在布局布线后发现电路结构和设计意图不符，则需要回溯到综合确认问题所在处。e布局布线布局布线是指将综合出来的逻辑网表映射到具体的 FPGA 器件的硬件结构上,同时要在速度最优和面积最优之间做出选择。布局布线的优劣对设计的最终结果影响很大。f 时序仿真与验证时序仿真，也就是布局布线后仿真，是指设计己经映射到特定的工艺环境后，综合考虑电路的路径延时与门延时的影响，验证电路的行为是否能够在一定的时序条件下满足设计意图的过程。布局布线后生成的仿真延时文件所包含的延时信息最全，不仅包含门延时，还包括实际布线延时，所以时序仿真最准确，能较好的反映芯片内的实际工作情况。通过时序仿真能检查设计时序与 FPGA 实际运行情况是否一致，确保设计的可靠性和稳定性。验证是用静态时序分析(STA，Static Timing Analyzer)工具进行验证。g 下载调试设计开发的最后步骤就是将生成的配置文件写入具体芯片中进行测试。在这些步骤中，最重要的是综合和时序仿真两步。综合完成了 HDL 语言到硬件电路网表的生成，时序仿真保证了实际电路是否能正常运作。FPGA 设计中，有一个首要原则，必须要心中先有硬件电路，HDL 只是为了完成自己的构思。这是与纯软件语言设计的最大区别。需注意的是，在集成开发环境中，编译操作包括了逻辑综合和布局布线两项操作。4.1.3 Quartus 开发环境目前，Altera 公司生产的 FPGA/CPLD 成为主流产品之一，相应推出了新一代开发软件 Quartus 。作为新的开发环境，Quartus 具有简单易学、易用、可视化、集成化设计环境等优点。它提供了一种与结构无关的设计环境，使得设计人员无须精通器件的内部结构，只需运用自己熟悉的输入工具(如原理图输入或高级行为描述语言)进行设计，开发系统把这些设计转换为最终结构所需要的格式。有关结构的详细信息已经装入开发工具软件，设计人员无须手工优化自己的设计，因此设计的速度非常快。Quartus 的功能特性可以总结如下: 具有友好的、便捷的窗口式用户界面。 设计输入、处理与校验功能一起提供了全集成化的、一套可编程逻辑开发工具，可加快动态调试，缩短开发周期。 支持各种 HDL 设计输入，包括 VHDL、Verilog。 可与其他工业标准设计输入、综合与校验工具链接。 支持与主流的第三方公司提供工具接口。 4.1.4 Verilog HDL 硬件语言Verilog 是目前世界上较常用两种硬件描述语言（ Hardware DescriptionLanguage, HDL）之一，被广泛地应用于基于可编程逻辑器件开发中，以文本形式来描述数字系统硬件结构和行为的语言，可以从上层到下层逐层描述设计思想，用一系列分层次的模块表示复杂的数字系统，并逐层进行验证仿真，把具体的模块组合由综合工具转换成门级网表，最后利用布局布线工具把网表转化为具体电路结构。主要特征有：. HDL 语言包含一些高级程序设计语言的结构形式，也兼顾描述硬件线路连接的具体结构。. 使用结构级行为描述，可在不同的抽象层次描述设计。采用自顶向下的数字电路设计方法包括 3 个领域 5 个抽象层次。. 该语言是并行处理，具有同一时刻执行多任务的能力。. 语言具有时序概念。一般高级编程语言没有时序概念，但在硬件电路中从输入到输出总有延时存在，为描述这一特征，需引入延