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选择题练习一、VHDL基本结构1. 一个项目的输入输出端口是定义在 A. 实体中 B. 结构体中 C. 任何位置 D. 进程中 2. 描述项目逻辑功能的是 A. 实体 B. 结构体 C. 配置 D. 进程 3. 关键字ARCHITECTURE定义的是 A. 结构体 B. 进程 C. 实体 D. 配置 4.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库： A.IEEE库B.VITAL库C.STD库D.WORK工作库5. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述是 A器件外部特性；B器件的内部功能；C器件的综合约束；D器件外部特性与内部功能。6. 在VHDL中，库可以包含一个或多个 A. 程序包B. 结构体 C. 输入 D. 输出7. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为 A 设计输入 B. 设计输出 C. 设计实体 D. 设计结构 8. Q为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：A. Q：IN BIT；B. Q：OUT BIT；C. Q：INOUT BIT；D. Q：BUFFER BIT；9.VHDL语言程序结构的特点是把一个设计实体分成A.外部和内部 B.实体和实体说明 C.结构体和结构体说明 D.图形部分和文本部分10. VHDL设计文件的实体说明部分描述的是 A.电路系统的内部结构 B.电路系统的逻辑功能 C.电路系统的主要参数 D.电路系统的外部端口11.VHDL语言程序结构中必不可少的部分是： A.库B.程序包C.配置D.实体和结构体12. 下列选项中，哪些项在VHDL程序设计文件中属于可选部分 A.库和实体 B.实体和结构体 C.结构体和配置D. 库、程序包和配置13. 关于VHDL中实体说明的格式，以下叙述不正确的是A.实体说明以“ENTITY 实体名 IS”开头，以“END 实体名”结束 B.实体说明中包含类属表和端口说明两部分 C.端口说明中只需要规定端口的模式即可 D.实体名一定要与设计文件同名14. 在VHDL的实体说明中，端口名表的作用是 A.列出所有输入端口的名称 B.列出所有输出端口的名称 C.说明实体输入、输出端口的信号类型及端口模式 D.只定义输入、输出端口的数目15. 在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在 中。 A.设计实体 B.配置 C.结构体 D.库和程序包16.在包含多个结构体的VHDL程序中，必须使用 来选择用于综合和仿真的结构体。 A.If语句 B.Case语句 C.Configuration语句 D.While语句17.在VHDL的端口声明语句中，用 声明端口为双向方向A.IN B.OUT C.INOUT D.BUFFER18. 类属说明的正确格式是： A.GENERIC(delay:TIME=20us);B.GENERIC(delay:TIME:=20us);C.GENERIC(delay TIME=20us);D.GENERIC(delay=TIME:=20us);19. VHDL的设计实体可以被高层次的系统 ，成为系统的一部分 A.输入 B.输出 C.仿真 D.调用20.VHDL常用的库是( )标准库 A.IEEE B.STD C.WORK D.PACKAGE21.VHDL的实体声明部分用来指定设计单元的A.输入端口 B.输出端口 C.引脚 D.以上均可22.以下关于VHDL中的程序包，说法错误的是 A.程序包可定义一些子程序、常量和用户数据类型，供多个设计实体共享 B.用户只能使用VHDL预定义的标准程序包，不能由用户自己定义程序包 C.程序包由程序包声明单元和程序包体单元两部分构成 D.在实体中引用一个程序包的格式为：Use 库名程序包名项目名；23.在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在 中。 A.设计实体 B.程序库 C.结构体 D.程序包24.如果信号a定义为标准逻辑矢量，要使a<=a+1;语句合法，则需要打开下面哪些程序包 std_logic_1164 std_logic_unsigned std_logic_arith std_logic_signedA. 和B. 和C.和D. 和二、VHDL基本语法(一) 标识符1. 1987标准的VHDL语言对大小写是 A. 敏感的 B. 只能用小写 C. 只能用大写 D. 不敏感 2. 关于1987标准的VHDL语言中，对标识符描述正确的是 A. 必须以英文字母开头 B. 可以使用汉字开头 C. 可以使用数字开头 D. 任何字符都可以 3. 1987标准的VHDL语言中，对合法的标识符描述不正确的是 A. 下划线不能用在开头 B. 下划线不能连用 C. 不能使用下划线 D. 下划线不能用在结尾 4. 符合1987标准VHDL的标识符是 A. A_2 B. A+2 C. 2A D. 225. 符合1987VHDL标准的标识符是 A. a_2_3 B. a_ _2 C. 2_2_a D. 2a 6. 不符合1987标准VHDL的标识符是 A. a_1_in B. a_in_2 C. 2_a D. asd_1 7. 不符合1987 标准VHDL的标识符是 A. a2b2 B. a1b1 C. ad12 D. %50 8. 下列标识符中， 是不合法的标识符。A. State0B. 9moonC. Not_Ack_0D. signall9. 在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用什么 表示的。A 小写字母和数字 B. 大写字母数字 C. 大或小写字母和数字 D. 全部是数字 10. 下面哪一个可以用作VHDL中的合法的实体名 。A. ORB. VARIABLE C. SIGNALD. OUT111. 以下关于VHDL中标识符的说法不正确的是 A.标识符由26个英文字母和数字09以及下划线组成 B.标识符必须由英文字母开始，且不能以下划线结束 C.标识符中可以包含空格 D.标识符不允许与VHDL中的关键字重合（二）数据类型1. 对于大多数主流的VHDL综合器，一般不支持哪个数据类型A.TIMEB.BITC.STRINGD.INTEGER2. 在VHDL中，乘“*”和除“/”算术运算的操作数据是 数据类型A. 整型B. 实型C. 整型和实型D.比特型3.如定义SIGNAL b:BIT_VECTOR(0 TO 0),则信号b的位宽是几位？A. 0 B. 1 C. 2 D. 非法语句4. 下面哪个数据类型不能够被综合，仅能用于仿真。A. STD_LOGIC B. INTEGER C. BIT D. REAL5. 下面哪个数据类型只有“真”和“假”两种状态。A. STD_LOGIC B. INTEGER C. BIT D. BOOLEAN6. 关于VHDL数据类型，正确的是 A. 数据类型不同不能进行运算 B. 数据类型相同才能进行运算 C. 数据类型相同或相符就可以运算 D. 运算与数据类型无关 7. 下面数据中属于实数的是 A. 4.2 B. 3 C. 1 D. “11011” 8. 下面数据中属于位矢量的是A. 4.2 B. 3 C. 1 D. “11011” 9. 有如下定义：signal a: character 则下面哪个赋值语句是正确的 A. a<=” 11”;B. a<=” zz”C. a<=zD.a<=Z; 10. 关于VHDL数据类型，不正确的是 A. “STD_LOGIC” 是IEEE预定义数据类型 B. “BIT_VECTOR”是IEEE预定义数据类型C. 布尔型数据类型的取值是FALSE和TRUE D. 数据类型为字符型的标识符是区分大小写的。11. 下列哪个数据类型不必事先声明而可以直接引用 A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的 12. STD_LOGIG_1164中定义的高阻是字符 A. X B. x C. z D. Z 13. 要使用std_logic数据类型，必须对IEEE中的 程序包进行声明。 A. std_logic_signed B. std_logic_unsigned C. std_logic_arith D. std_logic_116414. 在STD_LOGIG_1164中字符Z定义为 A. 高阻 B. 弱信号0 C. 弱信号1 D. 初始值 15. 使用STD_LOGIG_1164使用的数据类型时 A. 可以直接调用 B. 必须在库和包集合中声明 C. 必须在实体中声明 D. 必须在结构体中声明 16. 关于转化函数正确的说法是 A. 任何数据类型都可以通过转化函数相互转化 B. 只有特定类型的数据类型可以转化 （枚举不能）C. 任何数据类型都不能转化 D. 前面说法都是错误的 17. 有如下定义：TYPE week IS（sun，mon，tue，wed，thr，fri，sat）； 则week的数据类型是 A.字符B.BITC.STD_LOGICD.枚举18. 关于VHDL中的数字，请找出以下数字中数值最小的一个： A. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E1(224)19. 关于VHDL中的数字，请找出以下数字中最大的一个： 。A2#1110_1110#B8#376#10#170#D16#E#E120. 在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有 种逻辑值。A 2 B. 3 C. 9 D. 8 （三）运算符1. 关于VHDL运算符优先级的说法正确的是 A. 逻辑运算的优先级最高 B. 关系运算的优先级最高 C. 逻辑运算的优先级最低 D. 关系运算的优先级最低 2. 关于VHDL运算符优先级的说法正确的是 A. NOT的优先级最高 B. AND和NOT属于同一个优先级 C. NOT的优先级最低 D. 前面的说法都是错误的 3. 关于VHDL运算符优先级的说法正确的是 A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号可以改变优先级 4. 下面哪个不是VHDL运算符。A.算术运算符B. 连接运算符C. 关系运算符D.赋值运算符5. 转换函数TO_BITVECTOR(A)的功能是 A. 将STDLOGIC_VECTOR转换为BIT_VECTOR B. 将REAL转换为BIT_VECTOR C. 将TIME转换为BIT_VECTOR D. 将INTEGER转换为BIT_VECTOR 6. 如果a=1,b=0，则逻辑表达式（a AND b） OR（ NOT b AND a）的值是 A. 0 B. 1 C. 2 D. 不确定 7. 关于关系运算符的说法正确的是 如果a和b都是字符型数据，则不能用“=”关系运算符 B. 关系运算只用于整数类型的数据 （还有实数）C. 关系运算的数据类型必须相同 D. 关系运算的数据类型可以不相同 8. 布尔表达式Y=AB+C的正确VHDL表达式是 A.Y<=A AND B OR C; B.Y<= A AND (B OR C)C.Y<=AC+C D.Y<=A AND B +C9. 执行下列语句后Q的值等于 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E<=(2=>0, 4=>0, OTHERS=>1);Q<=(2=>E (2), 4=>E (3), 5=>1, 7=>E (5), OTHERS=>E (4);A “11011011” B. “00110100” C. “11011001” D. “00101100” 10. 逻辑操作符XNOR表示 逻辑。A. 异或 B. 或非C.与非D. 同或11. 在VHDL中，不需要进行说明而可直接使用的数据类型是A.标准定义的数据类型 B.用户自定义的数据类型 C.IEEE预定义标准数据类型 D.以上均不可以12. 在VHDL中，45_234_287属于( )数据类型 A.整数型 B.比特型 C.实数 D.字符型13. 在VHDL中，加“”和减“一”算术运算的操作数据是 数据类型。 A.整型 B.实型 C.整型或实型 D.任意类型14. 如果语句c<=a&b;合法，则c数据类型可能是 A.整数（Integer） B.Boolean类型 C.矢量（Vector）型 D.实型（Real）15. 如果a=1,b=1，则逻辑表达式（a XOR b） OR（ NOT b AND a）的值是 A. 0 B. 1 C. 2 D. 不确定 （四）顺序语句（IF/CASE/LOOP）1. VHDL中顺序语句放置位置说法正确的是 A. 可以放在进程语句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的说法都正确 2. 下面哪个语句不属于顺序语句 A. IF语句 B. LOOP语句 C. PROCESS语句 D. CASE语句 3. 在VHDL中,可以用下面哪个语句来表示检测clock下降沿A. if clock event thenB. if clock event and clock=1 thenC. if clock=0thenD. if clock event and clock=0 then4.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 A.if clkevent and clk = 1 thenB.if falling_edge(clk) thenC.if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then5.下面哪个不是顺序语句使用的程序部分 A.进程内部 B.函数内部 C.过内部程 D.结构体内部6.下面哪个不是顺序语句 A. process B. if C. case D. loop7.下面哪个不是顺序语句 A. block B. if C. case D. wait8.下面哪个不是顺序语句A. component B. if C. case D. loop9.在VHDL中，IF语句中至少应有1个条件句，条件句必须由 表达式构成。 A.BIT B.STD_LOGIC C.BOOLEAN D.LOGIC10.在VHDL中，IF语句中至少应有1个条件句，条件句必须由哪个表达式构成。A. BITB. STD_LOGICC. BOOLEAND. INTEGER11.在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与 作用。A. IFB. THENC. ANDD. OR12.在VHDL的顺序语句中中，下面的哪个语句具有优先级。A. IFB. CASEC. FOR_LOOPD.WHILE_LOOP13.下列关于CASE语句的说法不正确的是 。A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。B. CASE语句中必须要有WHEN OTHERS=>NULL；语句。C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现 。D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。14.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部；变量， 事先声明。 A.必须 B.不必 C.其类型要 D.其属性要15.在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为几次。A. 8B. 7C. 0D.116. 过程调用前需要将过程的过程首和过程体装入 中。 A.源程序 B.结构体 C.程序包 D.设计实体17. 使用下面哪个语句可以使FOR_LOOP语句跳到循环的起点。A. next B. exit C. break D.c ontinue18. 使用下面哪个语句可以使FOR_LOOP语句跳到循环的终点。A. next B. exit C. break D. continue19. 下面有关while_loop语句说法正确的是A. while_loop循环次数已知；B. 一般综合工具都支持while_loop 语句； C. 循环变量不需要事先定义；D. 以上说法都不正确。（五）并行语句1. 在VHDL中，PROCESS结构内部是由 语句组成的。A. 顺序B. 顺序和并行C. 并行D.任何2. 在VHDL中，PROCESS本身是 语句。A. 顺序B.顺序和并行C.并行D.任何3. 在元件例化语句中，用哪个符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP（）中的信号名关联起来。A. =B. :=C. <=D.=>4. 在VHDL中，含WAIT语句的进程PROCESS的括弧中 再加敏感信号，否则则是非法的。A. 可以B.不能C. 必须D. 有时可以5. 以下对于进程PROCESS的说法，正确的是： A. 进程之间可以通过变量进行通信B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句D. 一个进程可以同时描述多个时钟信号的同步时序逻辑6. 进程中的信号赋值语句，其信号更新是 。A.按顺序完成；B.比变量更快完成；C.在进程的最后完成;D.以上都不对。7. 下面有关进程中敏感信号的说法正确的是A. 全部敏感信号的变化，才将启动进程。B. 同步进程的敏感信号表中只有时钟信号。C. 异步进程敏感信号表中除时钟信号外，还有其它信号。D. 如果有 WAIT 语句，则不允许有敏感信号表。8. 在下面程序结构 中执行的语句是并行语句:A.进程 B.函数 C.过程 D.结构体9. 在VHDL中，条件信号赋值语句WHEN_ELSE属于 语句。A 并行和顺序 B. 顺序 C. 并行 D. 不存在的 10.下面有关块语句的说法不正确的是A. 块语句本身是并行语句，并且块内部所包含的语句也是并行语句。B. 块语句的使用不影响逻辑功能。C. 块嵌套时，子块声明与父块声明的对象同名时，父块声明将忽略掉子块声明。D. 块语句将一系列并行描述语句进行组合，目的是改善并行语句及其结构的可读性。11. 进程内不能定义:A.常量 B.变量 C.信号 D.子程序12. 下列哪种语句不属于并列语句 A.块语句 B.进程语句 C.结构体配置语句 D.子程序调用语句13. VHDL中对象属性的引用格式为（ ）。 A.对象：属性 B.对象<=属性 C.对象属性 D.对象：属性14. 以下关于VHDL语言中顺序语句和并行语句的区别，不正确的是A.顺序语句按语句的排列顺序执行；并行语句的执行顺序与书写顺序无关。 B.并行语句体现了硬件电路的并行性。 C.顺序语句可直接构成结构体；而并行语句则不能。 D.顺序语句可用于描述模块的算法；并行语句可用于描述模块间的连接关系。15. 以下语句不属于并行语句的是 A.进程语句 B.元件例化语句 C.生成语句 D.循环控制语句16. 在进程PROCESS的括弧中，如果已经有敏感信号，则不能含有 语句否则是非法的。 A.IF B. WAIT C.LOOP D.CASE17. 在VHDL中，条件信号赋值语句WHEN_ELSE属于 语句。 A.并行兼顺序 B.顺序 C.并行 D.非法18. 在元件例化(COMPONENT)语句中，用 符号实现名称映射，将例化元件端口声明语句中的信号名与PORT MAP( )中的信号名关联起来。 A.= B.：= C.<= D.=>19. 在使用元件例化语句时，如采用的是位置关联的方式，则例化的端口表达式（信号）与元件声明语句中的端口。A.名称必须一致，顺序可以不一致；B.名称可以不一致，顺序必须一致； C.名称必须一致，顺序也必须一致； D.名称可以不一致，顺序也可以不一致。20. 进程语句中敏感信号列表的作用是 A.说明进程运行的结果 B.决定进程运行的先后顺序 C.决定进程语句的启动与否 D.实现进程语句的独立性21. 元件例化语句的作用是 A.描述元件模块的算法 B.改善并行语句及其结构的可读性 C.产生一个与某元件完全相同的一组并行元件 D.在高层次设计中引用前面已经设计好的元件或电路模块22. 关于元件例化语句的元件声明的作用，以下说法中正确的是 A.说明所引用元件的逻辑功能 B.说明所引用元件的端口信息 C.说明所引用元件的个数 D.说明所引用元件的存储位置23. 下列语句中，不属于并行语句的是： A.进程语句B.CASE语句C.元件例化语句D.WHENELSE语句24. 进程语句中敏感信号列表的作用是 A.说明进程运行的结果 B.决定进程运行的先后顺序 C.决定进程语句的启动与否 D.实现进程语句的独立性25. 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表中，应列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；D.当前进程中声明的变量也可用于其他进程。26. 下面有WITH_SELECT语句的说法不正确的是A. 不能有重叠的条件分支。B. 最后条件必须为 OTHERS。C. 选择信号赋值语句与进程中的 CASE 语句等价。D. 赋值目标必须是信号，与其它并行语句同时执行，与书写顺序无关。27. 下面有WHEN_ELSE语句的说法不正确的是A. 赋值目标必须是信号。B. 不能有重叠的条件分支。C. 选择信号赋值语句与进程中的 IF 语句等价。D. 需要把表达式的所有可能取值都列举出来，否则最后条件必须为 OTHERS。三、数据对象1. VHDL语言中变量定义的位置是 A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 2. VHDL语言中信号定义的位置是 A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置3. 变量是局部量可以定义在 A. 实体中 B. 进程中 C. 程序包中 D. 结构体中 4. 在VHDL的并行语句之间，可以用 来传送往来信息。 A.变量 B.变量和信号 C.信号 D.常量5. 关于变量和信号的赋值符号描述正确的是 A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是<= D. 二者没有区别 6. 关于变量和信号的描述正确的是 A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别 7. 对于信号和变量的说法，哪一个是不正确的： A.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样8. 下列关于变量的说法正确的是 。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的，它需要有一个延时。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名<= 表达式。9. VHDL中,为目标变量赋值符号是 。A. =:B. =C. <=D.:=10. 在VHDL中 不能将信息带出对它定义的当前设计单元。A. 信号B. 常量C. 数据D. 变量11. 在VHDL中，为定义的信号赋初值，应该使用哪个符号。A. =：B. =C. :=D. <=12. 下列哪一项不属于VHDL中的数据对象 A.Constant B.Variable C.Signal D.Package13. 以下关于VHDL中常量的声明正确的是A.Constant Width ：Integer=8； B.Constant Width ：Integer ：= 8； C.Variable Width ：Integer = 8； D.Variable Width ：Integer ：= 8；14. 下列关于信号的说法不正确的是 。A . 信号相当于器件内部的一个数据暂存节点。B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D. 信号在整个结构体内的任何地方都能适用。15. 下面正确给变量X赋值的语句是 A. X<=A+B; B. X:=A+b; C. X=A+B; D. 前面的都不正确 16. 在一个VHDL设计中，idata定义为一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的 A.idata <= “00001111”;B.idata <= b”0000_1111”;C.idata <= X”AB”D.idata <= B”21”;17. 在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的 A.idata := 32;B.idata <= 10#17#;C.idata <= 16#FE#;D.idata := B#1010#;18.变量不能使用的程序结构部分是 A.结构体B.进程C.函数D.过程19. a已定义为信号，b已定义为变量，下面正确的表达是： A. a.=bB. a<=bC. b:=aD. b<=a20. 有如下定义：signal a:bit; signal b:bit_vector(1 downto 0);下面正确的表达式是： A. b<=a；B. a<=b；C. a<=b(0)；D. a:=b(0)；21. 有如下定义：signal a,b:bit; signal y:bit_vector(1 downto 0);下面正确的表达式是：A. y<=a；B. y<=b；C. y<=b and a；D. y<=b&a；22. 常量的正确格式是： A.CONSTANT Vcc: REAL=5.0 ;B.CONSTANT Vcc:REAL:=5.0 ;C.CONSTANT Vcc REAL=5.0 ;D.CONSTANT Vcc:=5.0 ;23. a的初值为0；执行语句a<=a+1;a<=a+1; a<=a+1;后，a的值为 A.0B.1C.2D.324. a的初值为0；执行语句a:=a+1;a:=a+1; a:=a+1;后，a的值为 A.0B.1C.2D.3四、EDA基本概念1. EDA的中文含义是 A. 电子设计自动化 B. 计算机辅助计算 C. 计算机辅助教学 D. 计算机辅助制造 2. 可编程逻辑器件的英文简称是 A. FPGA B. PLA C. PAL D. PLD 3. 现场可编程门阵列的英文简称是 A. FPGA B. PLA C. PAL D. PLD 4. 基于下面技术的PLD器件中允许编程次数最多的是 A. FLASH B. EEROM C. SRAM D. PROM 5. 在EDA中，ISP的中文含义是 A. 网络供应商 B. 在线系统可编程 C. 没有特定意义 D. 使用编程器烧写PLD芯片 6. 在EDA中，IP的中文含义是 A. 网络供应商 B. 在系统编程 C. 网络协议 D. 知识产权核7. 芯片EPF10K20TC144-4具有多少个管脚 A. 144个 B. 84个 C. 10个 D. 20个 8. EPF10K20TC144-X器件，如果X的值越小表示 A. 器件的工作频率越小 B. 器件的速度越快 C. 器件的延时越小 D. 器件的功耗越小 9. 下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；D.原理图输入设计方法也可进行层次化设计。10. 下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程： A.原理图/HDL文本输入综合适配编程下载硬件测试B.原理图/HDL文本输入适配综合编程下载硬件测试；C.原理图/HDL文本输入综合编程下载适配硬件测试；D.原理图/HDL文本输入适配编程下载综合硬件测试11. 在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 。A.仿真器B.综合器C.适配器D.下载器12. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，哪个是错误的。A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构