基于Verilog的VGA显示控制.doc
一、VGA时序下面的图是本人画了一个晚上的结果，个人认为能够比较详细的阐述VGA的信号时序。VGA的时序根据不同的显示分辨率和刷新频率会有变化，具体各种类型的时序信息可以参考下面的网站，这里非常详细的说明的每一种显示模式的VGA时序信息。二、VGA电平 VSYNC，HSYNC为标准TTL电平，0V3.3V。RGB的电平在0V0.7V之间（0V为黑色，0.7V为全色）。 三、程序顶层框图VGA产生行同步（HSYNC），场同步信号（VSYNC），并产生每个像素的地址输入单口ROM（显存）中，ROM输出该点需要显示的颜色值。 四、单口ROM（显存）设计程序的显示模式为800*600，72Hz刷新频率，像素频率为50MHz。每个像素需要显示的颜色存储在单口RAM中，每种颜色用8个字节表示，则如果要显示800*600分辨率，则需要800*600字节（480KB）的单口ROM，由于FPGA内部没有这么大的RAM（我用的是ep2c8），因此我把屏幕上100*100个像素组成的矩形作为一个逻辑像素（即显示同一种颜色），这样只要8*6字节（48字节），用FPGA自带的RAM是很容易实现的。ROM中颜色存储地址表将全屏划分成8*6的方格，每个方格的颜色存储在ROM中，VGA控制器不断产生行坐标（ROM水平地址）和场坐标（ROM垂直地址），最后组合成ROM实际地址输入ROM中，ROM输出该地址的颜色值，显示在LCD中。 五、程序设计VGA控制器程序module VGA(clk,rst_n,hsync,vsync,vga_r,vga_g,vga_b);input clk; /50MHzinput rst_n; /复位信号output hsync; /行同步信号output vsync; /场同步信号/ R、G、B信号输出output1:0 vga_r;output2:0 vga_g;output2:0 vga_b;/-reg10:0 x_cnt; /行坐标（这里包括了行同步、后沿、有效数据区、前沿）reg9:0 y_cnt; /列坐标（这里包括了场同步、后沿、有效数据区、前沿）reg5:0 Xcoloradd;reg2:0 Ycoloradd;parameter Left = 184, PixelWidth = 100, Top = 29; always (posedge clk or negedge rst_n) if(!rst_n) x_cnt <= 10'd0; else if(x_cnt = 11'd1040) x_cnt <= 10'd0; /行计数记到1040 else x_cnt <= x_cnt+1'b1;always (posedge clk or negedge rst_n)/产生行地址（ROM水平地址） if(!rst_n) Xcoloradd <= 6'b000000; else if(x_cnt >= Left && x_cnt <Left + PixelWidth) Xcoloradd <= 6'b000000; else if(x_cnt >= Left + PixelWidth && x_cnt <Left + 2*PixelWidth) Xcoloradd <= 6'b000001; else if(x_cnt >= Left + 2*PixelWidth && x_cnt <Left + 3*PixelWidth) Xcoloradd <= 6'b000010; else if(x_cnt >= Left + 3*PixelWidth && x_cnt <Left + 4*PixelWidth) Xcoloradd <= 6'b000011; else if(x_cnt >= Left + 4*PixelWidth && x_cnt <Left + 5*PixelWidth) Xcoloradd <= 6'b000100; else if(x_cnt >= Left + 5*PixelWidth && x_cnt <Left + 6*PixelWidth) Xcoloradd <= 6'b000101; else if(x_cnt >= Left + 6*PixelWidth && x_cnt <Left + 7*PixelWidth) Xcoloradd <= 6'b000110; else if(x_cnt >= Left + 7*PixelWidth && x_cnt <Left + 8*PixelWidth) Xcoloradd <= 6'b000111; else Xcoloradd <= 6'b110000;/背景颜色地址always (posedge clk or negedge rst_n) if(!rst_n) y_cnt <= 10'd0; else if(y_cnt = 10'd666) y_cnt <= 10'd0; /场同步记到666 else if(x_cnt = 11'd1040) y_cnt <= y_cnt+1'b1;/每计数完一行，场同步就加一 always (posedge clk or negedge rst_n)/产生列地址（ROM垂直地址） if(!rst_n) Ycoloradd <= 3'b000; else if(y_cnt >= Top && y_cnt < Top + PixelWidth) Ycoloradd <= 3'b000; else if(y_cnt >= Top + PixelWidth && y_cnt < Top + 2*PixelWidth) Ycoloradd <= 3'b001; else if(y_cnt >= Top + 2*PixelWidth && y_cnt < Top + 3*PixelWidth) Ycoloradd <= 3'b010; else if(y_cnt >= Top + 3*PixelWidth && y_cnt < Top + 4*PixelWidth) Ycoloradd <= 3'b011; else if(y_cnt >= Top + 4*PixelWidth && y_cnt < Top + 5*PixelWidth) Ycoloradd <= 3'b100; else if(y_cnt >= Top + 5*PixelWidth && y_cnt < Top + 6*PixelWidth) Ycoloradd <= 3'b101; else Ycoloradd <= 3'b110;/背景颜色地址/-/ signal port ROMwire7:0 color;wire5:0 coloradd;assign coloradd = Ycoloradd,3'b000|Xcoloradd;/将水平地址和垂直地址合成ROM实际地址sprom u1(coloradd,clk,color);/-wire valid; /有效数据显示区标志，就是你在液晶屏幕上可以看到的区域assign valid = (x_cnt > 10'd184) && (x_cnt < 10'd984) && (y_cnt > 10'd29) && (y_cnt < 10'd629); /-reg hsync_r,vsync_r;always (posedge clk or negedge rst_n) if (!rst_n) begin hsync_r <= 1'b0; vsync_r <= 1'b0; end else begin hsync_r <= x_cnt >= 10'd120; /产生hsync信号（行同步）when x_cnt>=50,then hsync_r=1,else 0;低电平同步 vsync_r <= y_cnt >= 10'd6; /产生vsync信号（场同步）my LCD is low sync endassign hsync = hsync_r;assign vsync = vsync_r;/- /颜色输出assign vga_r1 = valid ? color7 : 1'b0;assign vga_r0 = valid ? color6 : 1'b0;assign vga_g2 = valid ? color5 : 1'b0;assign vga_g1 = valid ? color4 : 1'b0;assign vga_g0 = valid ? color3 : 1'b0;assign vga_b2 = valid ? color2 : 1'b0; assign vga_b1 = valid ? color1 : 1'b0;assign vga_b0 = valid ? color0 : 1'b0; endmodule 六、运行结果相机不好，拍的不太清晰，大家将就看看。
