基于EDA技术的DPSK调制解调系统设计.doc

2007级学生数字通信原理课程设计 数字通信原理与技术设计报告书课题名称基于EDA技术的DPSK调制解调系统设计姓 名 李林芳学 号0712402-30院 系物理与电信工程系专 业通信工程指导教师曾专武2010年 1 月15日一、设计任务及要求：设计任务：利用EDA技术设计程序将数字基带信号进行DPSK调制和解调的过程仿真出来。设计要求：在对数字通信原理中DPSK调制解调过程的充分理解下熟练地运用VHDL语言设计程序绝对码-相对码转换、CPSK调制、CPSK解调和相对码绝对转换并仿真出来。 指导教师签名：_ 2010年 1 月 15 日 二、指导教师评语：指导教师签名：_ 2010年 1 月 15 日 三、成绩 验收盖章 ：_ 2010年 1 月 15 日 基于EDA技术的DPSK调制解调系统设计0712402-30 李林芳（湖南城市学院物理与电信工程系通信工程专业,益阳,413000）1设计目的 通过本课程设计的开展，我能够掌握通信原理中数字信号的DPSK调制和解调，并能用EDA技术进行编程设计并进行软件仿真。2设计要求熟悉用VHDL语言进行程序设计进行数字基带信号的DPSK调制与解调的硬件设计,要求用程序设计绝对码-相对码转换、cpsk调制、cpsk解调，相对码绝对码转换，并进行dpsk调制与解调仿真。3设计原理DPSK(差分相移键控)调制解调通过对未调制基带信号进行绝对码-相对码转换、cpsk调制、cpsk解调，相对码绝对码转换达成目的。输入基带信号是一串二进制数，绝对码和相对码是相移键控的基础，绝对码是以基带信号码元的电平直接表示数字信息的。如假设高电平代表“1”，低电平代表“0”，相对码是用基带信号码元的电平相对前一码元的电平有无变化来表示数字信息的，假如相对电平有跳变表示“1”，无跳变表示“0”。首先用绝对码表示未调制信号，然后进行绝对码-相对码转换，接着进行CPSK调制，利用载波的不同相位去直接传送数字信息，即与载波进行相位调制，是用数字基带信号控制载波的相位，使载波的相位发生跳变。对二进制CPSK，若用相位代表“0”码，相位0代表“1”码，即规定数字基带信号为“ 0”码时，已调信号相对于载波的相位为；数字基带信号为“1”码时，已调信号相对于载波相位为同相。按此规定，2CPSK信号的数学表示式(1.1)为 （1.1）式中0为载波的初相位。受控载波在0、两个相位上变化。解调时，把相对码从载波上分离恢复出来，必须要先恢复载波，然后把载波与CPSK信号进行比较，才能恢复基带信号。最后进行相对码绝对码转换，恢复为输入的基带信号。4 程序的设计4.1 绝对码相对码转换VHDL程序-文件名：DPSKjuexiang-功能：基于VHDL硬件描述语言，对基带信号进行绝对码到相对码的转换library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DPSKjuexiang isport(clk :in std_logic; -系统时钟 start :in std_logic; -开始转换信号 x :in std_logic; -绝对码输入信号 y :out std_logic); -相对码输出信号end DPSKjuexiang;architecture juexiang of DPSKjuexiang issignal q:integer range 0 to 3; -分频器signal xx:std_logic; -中间寄存信号 beginprocess(clk,x) -此进程完成绝对码到相对码的转换beginif clk'event and clk='1' then if start='0' then q<=0; xx<='0' elsif q=0 then q<=1; xx<=xx xor x;y<=xx xor x; -输入信号与前一个输出信号进行异或 elsif q=3 then q<=0; else q<=q+1; end if;end if;end process;end juexiang;4.2 CPSK调制VHDL程序-文件名：CPSK-功能：基于VHDL硬件描述语言，对基带信号进行调制library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CPSK isport(clk :in std_logic; -系统时钟 start :in std_logic; -开始调制信号 x :in std_logic; -基带信号 y :out std_logic); -已调制输出信号end CPSK;architecture two of CPSK issignal q:std_logic_vector(1 downto 0); -2位计数器signal f1,f2:std_logic; -载波信号beginprocess(clk) -此进程主要是产生两重载波信号f1，f2beginif clk'event and clk='1' then if start='0' then q<="00" elsif q<="01" then f1<='1'f2<='0'q<=q+1; elsif q<="11" then f1<='0'f2<='1'q<="00" else f1<='0'f2<='1'q<=q+1; end if;end if;end process;process(clk,x) -此进程完成对基带信号x的调制 beginif clk'event and clk='1' then if q(0)='1' then if x='1' then y<=f1; -基带信号x为'1'时，输出信号y为f1 else y<=f2; -基带信号x为'0'时，输出信号y为f2 end if; end if;end if;end process;end two;4.3 CPSK解调VHDL程序-文件名：CPSKjie-功能：基于VHDL硬件描述语言，对CPSK调制的信号进行解调 library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity CPSKjie isport(clk :in std_logic; -系统时钟 start :in std_logic; -同步信号 x :in std_logic; -调制信号 y :out std_logic); -基带信号end CPSKjie;architecture jietiao of CPSKjie issignal q:integer range 0 to 3; beginprocess(clk) -此进程完成对CPSK调制信号的解调beginif clk'event and clk='1' then if start='0' then q<=0; elsif q=0 then q<=q+1; -在q=0时，根据输入信号x的电平来进行判决 if x='1' then y<='1' else y<='0' end if; elsif q=3 then q<=0; else q<=q+1; end if;end if;end process;end jietiao;4.4 相对码绝对码转换VHDL程序-文件名：DPSKxj-功能：基于VHDL硬件描述语言，对基带码进行相对码到绝对码的转换library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DPSKxj isport(clk :in std_logic; -系统时钟 start :in std_logic; -开始转换信号 x :in std_logic; -相对码输入信号 y :out std_logic); -绝对码输出信号end DPSKxj;architecture xiangjue of DPSKxj issignal q:integer range 0 to 3; -分频signal xx:std_logic; -寄存相对码beginprocess(clk,x) -此进程完成相对码到绝对码的转换beginif clk'event and clk='1' then if start='0' then q<=0; elsif q=0 then q<=1;elsif q=3 then q<=0; y<=xx xor x; xx<=x;-输入信号x与前一输入信号xx进行异或 else q<=q+1; end if;end if;end process;end xiangjue;对上述vhdl程序进行编译并生成电路元件图5.15 系统仿真图5.1 DPSK调制解调原理图图5.1是有四个程序绝对码-相对码转换、cpsk调制、cpsk解调和相对码绝对码转换分别编译成功后转化成模块，然后与初始三个输入量合理连接，绝对码-相对码转换后的的输出作为 cpsk调制的输入，依次按原理连接好再编译。图5.2 DPSK调制解调仿真图图5.2是在图5.1编译成功基础上的波形仿真图，时钟信号控制同步，start信号是工作的开始，上升沿有效，x是绝对码输入信号，y0是相对码信号的输出，y1是调制信号的输出，y2是解调码信号的输出，y3是绝对码信号的输出。6 设计总结通过VHDL编程进一步深化对通信原理知识的学习，我加深了对通信原理对基带信号调制解调的理解，并且提高了对EDA技术的应用能力，更进一步地了解通信系统的实质，充分理解通信在其专业领域的重要意义。EDA仿真促进我对原理付诸实践的过程的感受。这次设计提高了我们查询资料的能力，动手处理问题的能力。课程设计的完成和老师的指导，同学的帮助分不开的。参考文献1 王兴亮，寇宝明. 数字通信原理与技术M西安：西安电子科技大学出版社，2009：52-752 江国强EDA技术与应用M北京：电子工业出版社，2009：53-993 樊昌信通信原理M北京：国防工业出版社，2003：106-143 4 曹志刚现代通信原理M北京：清华大学出版社，2005：77-96