毕业设计（论文）基于VHDL的八路数字显示抢答器的设计.doc

基于VHDL语言的八路数字抢答器系统的设计XXX指导教师：XXX摘要 本设计使用VHDL语言设计一个八路数字抢答器系统。VHDL是一种全方位的硬件描述语言，几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。本文阐述了EDA的概念和发展、VHDL语言的优点和语法结构并分析讲解了八路数字抢答器的各模块的功能要求、基本原理以及实现方法。本系统的设计就是采用VHDL硬件描述语言编程，基于MAX-PLUS II平台进行编译和仿真来实现的，其采用的模块化、逐步细化的设计方法有利于系统的分工合作，并且能够及早发现各子模块及系统中的错误，提高系统设计的效率。本设计主要的功能是：1.对第一抢答信号的鉴别和锁存功能；2. 抢答成功声音报警；3.数码显示抢答成功组别；4. 答题限时功能。关键词 电子设计自动化（EDA）;VHDL语言;抢答器The Design of the 8 Digital Vies to Answering SnatchesBased on VHDLHe Liwei(Grade 07,Class 6,Major electronics and information engineering ，Electronics and information engineering Dept.，Shaanxi University of Technology，Hanzhong 723003，Shaanxi)Tutor: Zhang Zhiwei Abstract This design is the 8 digital vies to answering snatches based on VHDL.VHDL is a kind of hardware description language, which is all-rounds, nearly covers the function of each other kind of hardware description language .Both the entire top-down and bottom-Up circuit design process could be accomplished by VHDL. This article elaborates the concept and development of EDA, explains the advantages and grammar structure of VHDL, meanwhile, analyses the function request, the basic principle as well as the method of accomplishment of each parts. This system's design programmers in the VHDL compiled and emulated basing on MAX-PLUS II platform of Altera. Using the modulation, and the gradually detailing design method is of great benefit for the system's division of labor and cooperation, besides, the usage of this method can detect errors, as early as possible, in several of sub modules and system, enhancing the efficiency of the system design. The main features of this design are: 1. accurately identification of the signal of the first answer and latching this signal; 2. snatches the answering successful and voice alarm 3. Digital display faction 4.the time limited function.Key words: EDA; VHDL; the Answering snatches目 录1 引言11.1 EDA技术的设计优势11.2 论文结构12 系统方案的论证和选择23 系统的设计平台概述33.1 传统和现代的数字系统设计方法比较33.2 硬件描述语言(VHDL)概述33.3 硬件平台Max-plus概述44 数字抢答器系统的设计与实现54.1 抢答器系统设计要求54.2系统总体设计思想54.3子模块的设计思想和实现64.3.1 鉴别模块的设计与实现64.3.2 锁存反馈模块的设计与实现84.3.3 编码模块的设计与实现94.3.4 声音报警模块的设计与实现104.3.5 答题倒计时模块的设计与实现114.3.6 组别译码显示模块的设计与实现145 抢答器的系统实现16结束语18致 谢19参考文献20附录A21附录B29附录C311 引言如今社会智力竞赛是“快乐学习”这一教育模式的典范，它采用在规定的一段时间内抢答和必答等方式，在给人们的生活带来乐趣的同时，也使参与者和观众在愉悦的氛围中学到一些科学知识和生活知识，因此很受大家的喜欢。数字抢答器在智力竞赛中起到很重要的角色，能够准确、公正、直观地判断出首轮抢答者，并且通过抢答器的数码显示和警示蜂鸣等方式指示出首轮抢答者。1.1 EDA技术的设计优势传统的设计方法采用自底向上的设计方法，一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电子设计技术(EDA)是自顶向下且先进高效的。VHDL是一种全方位的硬件描述语言，几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。本系统的设计就是采用VHDL硬件描述语言编程，基于MAX-PLUS II平台进行编译和仿真来实现的，其采用的模块化、逐步细化的设计方法有利于系统的分工合作，并且能够及早发现各子模块及系统中的错误，提高系统设计的效率。在电子产品的设计理念、设计方式、系统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA技术具有一定的优势。所以本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA技术进行设计。1.2 论文结构第一章 引言部分，介绍了该课题的发展前景、现状以及EDA技术的设计优势等；第二章 方案的论证与选择；第三章 概述整个系统设计的软件平台；第四章 详细介绍用VHDL语言对8路数字抢答器的各个模块设计和实现；第五章 系统总体的仿真。2 系统方案的论证和选择本课题的实现可以通过不同的方法来进行，第一种使用单元集成电路实现，第二种使用硬件描述语言（VHDL语言）实现。第一种方法实现的大体的思路如下图所示：优先编码电路抢答按钮锁存器译码电路显示电路主持人控制开关定时电路报警电路图2-1 数字抢答器框图第二种方法实现的思路可以用下面的框图来说明：抢答鉴别复位控制组别锁存声音报警答题倒计时译码输出图2-2 基于VHDL语言实现数字抢答器框图以上两种实现方法中，第一种方法电路较复杂不便于制作，可靠性低，实现起来很困难；而第二种方法只需要软件仿真出来，在一块EDA实验箱上就能实现，制作简单，而且成本低。综合比较之下，我决定采用第二种方案实现本课题。根据第二种方案的的框图所示，整个系统分为以下几个模块来分别实现：1抢答判别模块：它的功能是鉴别八组中是那组抢答成功并且把抢答成功的组别信号输出给锁存模块。2复位控制模块：给节目主持人设置一个控制开关，用来控制系统的清零和抢答的开始。3锁存模块：该电路的作用是当第一个抢答者抢答后，对第一个抢答者的组别进行锁存并显示在数码管上，后面的抢答者信号全都无响应，直到主持人按下复位键。4显示报警模块：就是把各个模块的输入的不同信号经过译码成BCD码然后直接在数码管上显示，还可以加上蜂鸣器的声音，更能给观众一个准确、简明的数字。5在以上功能实现后，还可以扩展实现一些其他功能，比如答题倒计时等功能。本课题采用VHDL语言编写应用程序并调试通过,在MAX+PLUS II软件中仿真并分析仿真波形。3 系统的设计平台概述此次设计是按照"自顶向下"的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（VHDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件。3.1 传统和现代的数字系统设计方法比较传统的数字系统设计方法：基于电路板的设计方法采用固定功能的器件（通用型器件），通过设计电路板来实现系统功能，在系统硬件设计的后期进行仿真和调试 。现代的数字系统设计方法：基于芯片采用PLD，利用EDA开发工具，通过芯片设计来实现系统功能，在系统硬件设计的早期进行仿真。此系统的设计就是采用的现代的数字系统设计方法EDA的设计方法。其与传统的设计方法的具体优劣比较如下表：表3-1 传统设计方法与EDA设计方法的比较传统设计方法EDA设计方法自底向下自顶向下手动设计自动设计软硬件分离打破软硬件屏障原理图设计方式原理图、HDL等设计方式系统功能确定系统功能易改不易仿真易仿真难测试和修改易测试和修改模块难移植和共享模块可移植共享设计周期长设计周期短由以上对比图可知，数字抢答器的设计采用自顶向下的设计方法较优。而传统的电子设计的基本思路还是选择标准集成电路"自底向上"（Bottom-Up）地构造出一个新的系统，这样的设计方法就如同一砖一瓦地建造金字塔，不仅效率低、成本高而且还容易出错。3.2 硬件描述语言(VHDL)概述硬件描述语言（HDL-Hardware Description Language）是一种用于设计硬件电子系统的计算机语言，早期的硬件描述语言，如ABEL-HDL、AHDL，是由不同的EDA厂商开发的，互相不兼容，而且不支持多层次设计，层次间翻译工作要由人工完成。为了克服以上缺陷，1985年美国国防部正式推出VHDL(Very High Speed IC Hardware Description Language)语言，1987年IEEE采纳VHDL为硬件描述语言标准（IEEE STD-1076）。VHDL用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，即可以利用软件工具将VHDL源码自动地转化为文本方式表达的基本逻辑元件连接图，即网表文件。与传统的门级描述方式相比，它更适合大规模系统的设计，而且VHDL语言可读性强，易于发现和修改错误。例如在智能抢答器的设计中，我们可以用简单的几个语句完成对整个系统的结构组成以及功能的描述及设计，同时，设计采用自顶向下的设计方法，这种模块化、逐步细化的方法有利于系统的分工合作。用VHDL对系统进行设计，可以在电子设计的各个阶段、各个层次对于编辑好的程序，在Altera公司提供的Max-plus II平台上进行编译、仿真，然后通过时序图可以看出了此编程是否符合预想的设计功能，如果不符合，在硬件测试前就可以及早发现各子模块及系统中的错误，这样的设计特点无疑将提高系统设计的效率。除此之外，用VHDL进行电子系统设计的一个很大的优点是设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。3.3 硬件平台Max-plus概述Max-plus是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max-plus界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max-plus上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。Max-plus开发系统的特点：1、开放的界面Max-plus支持与Cadence，Exemplar logic，Mentor Graphics，Simplicity，View logic和其它公司所提供的EDA工具接口。2、与结构无关Max-plus系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。3、完全集成化Max-plus的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。4、丰富的设计库Max-plus提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。5、模块化工具设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。6、硬件描述语言（HDL）Max-plus软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。4 数字抢答器系统的设计与实现4.1 抢答器系统设计要求 一般来说，设计一台数字抢答器，必须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，并设置一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果控制抢答器的清零复位，掌握比赛的进程。所以我在设计8路数字抢答器的模块需要满足鉴别、抢答报警、回答倒计时、数显等功能，具体设计要求如下：（1）抢答器可容纳八组选手，并为每组选手设置一个按钮供抢答者使用；为主持人设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢答开始；（2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位并发出抢答指令后，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在组别显示器上显示该组别，同时扬声器也给出音响提示，此时，电路具备自锁功能，使其他抢答按钮不起作用。（3）抢答器具有限时回答问题的功能，当主持人启动倒计时开始键后，要求计时器采用倒计时，同时最后计时器倒计时到00时扬声器会发出声响提示；4.2系统总体设计思想 本设计为八路数字抢答器，所以这种抢答器要求有八路不同组别的抢答输入信号，并能识别最先抢答的信号，直观地通过数显和蜂鸣等方式显示出组别；对回答问题所用的时间进行计时、显示、超时报警，同时该系统还应有复位、倒计时启动功能。抢答过程：主持人按下系统复位键（CLR），系统进入抢答状态，计时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余七路抢答信号封锁，同时扬声器发出声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到主持人将系统清零为止。主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时。计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。若参赛者在规定时间内回答完问题，主持人可给出倒计时计数停止信号，以免扬声器鸣叫。主持人按下复位键，即CLR为低电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。此抢答器的设计中采用自顶向下的设计思路，运用VHDL硬件描述语言对各个模块进行层次化、系统化的描述，并且先设计一个顶层文件，再把各个模块连接起来系统的总体框图如下：抢答鉴别复位控制组别锁存声音报警答题倒计时译码输出图4-2-1系统的总体框图4.3子模块的设计思想和实现根据对抢答器的功能要求，把要设计的系统划分为六个功能模块：抢答信号鉴别模块、锁存模块、编码模块、计时模块、译码显示模块和扬声器控制电路，具体的说，显示模块又包含最先抢答的组别显示电路、计时值显示电路。4.3.1 鉴别模块的设计与实现抢答鉴别模块用来准确直观地判断S1、S2、S3、S4、S5、S6、S7、S8八组抢答者谁最先按下按钮,并为显示端送出信号，通过数显和蜂鸣等途径使观众能够清楚地知道是哪一组抢答成功，是整个系统的核心部分。同时组别显示端为下一模块输入信号，以方便主持人为该组抢答成功者进行下一步的操作。抢答鉴别模块的元件图如下图所：图4-3-1 鉴别模块元件框图引脚作用：输入信号：各组的抢答按钮S1、S2、S3、S4、S5、S6、S7、S8，系统清零信号CLR，反馈使能端OE。输出信号： 各组的抢答按钮显示端q1,q2,q3,q4,q5,q6,q7,q8。工作原理：第一个按下键的小组，抢答信号判定模块QDJB通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的按键信号屏蔽，显示组别直到主持人对系统进行清零操作时为止。当CLR=1时系统复位，抢答被屏蔽；当CLR=0时，即低电平有效，且OE为低电平时，使其进入抢答鉴别状态，到CLK的上升沿到来时，以S1组抢答成功为例，当输入信号为S1=1，S2=0，S3=0，S4=0，S5=0，S6=0，S7=0，S8=0，即为鉴别出S1组抢答成功，同时屏蔽其他组的输入信号，以免发生错误。同理其他组别抢答成功也是这样的鉴别过程。部分源程序如下所示：IF (CLR ='1') THENQ1<='0' Q2<='0' Q3<='0' Q4<='0' Q5<='0' Q6<='0' Q7<='0' Q8<='0' 当清零端有效时，所有的输出赋值为0ELSIF (OE='0') THENQ1<=S1; Q2<=S2; Q3<=S3; Q4<=S4; Q5<=S5; Q6<=S6; Q7<=S7; Q8<=S8; 当清零无效，且OE为0时，将输入赋给输出原理框图如下：输出全为零选手抢答输出抢答组别输入等于输出抢答成功CLR=1CLR=0OE=0图4-3-2 抢答鉴别模块原理图该模块在Max-plus II软件中的仿真结果图如下图：图4-3-3 鉴别模块仿真图4.3.2 锁存反馈模块的设计与实现当抢答鉴别模块成功将各个抢答组的抢答信号输出后后，必须由锁存电路来将抢答信号中最先抢答的组别锁定，禁止其他组的信号显示出来，这个模块是整个电路中最重要的地方，这个模块直接影响主持人对比赛公平进行的判断。锁存模块的元件图如下图所示：图4-3-4 锁存模块元件图引脚作用：输入信号：D1、D2、D3、D4、D5、D6、D7、D8是各组的抢答信号。输出信号：Q是锁存反馈信号。工作原理：当D1、D2、D3、D4、D5、D6、D7、D8各组的抢答信号进入锁存模块时，在锁存模块中，对输入的各个信号的信息进行或的关系运算，将计算结果输给Q，通过Q向外输出。最后将Q值反馈给QDJB模块，对本次的抢答进行锁存，并将锁存结果输出给下一级电路。部分源程序如下所示：If d1='1' or d2='1' or d3='1' or d4='1' or d5='1' or d6='1' or d7='1' or d8='1'then q<='1' 当任何一个输入为1时, 将1赋给qElse q<='0' 当输入全为0时,将0赋给qEnd if;该模块在Max-plus II软件中的仿真结果图如下图：图4-3-5 锁存反馈模块的仿真图4.3.3 编码模块的设计与实现当被所存的信号被送到编码模块后，该模块会将送到的各个组的信息进行编码。该模块在总体电路中起到对输出信号的编码的作用，以便后级的译码显示电路正确显示。编码模块的元件图如下图所示：图4-3-6 编码模块元件图引脚作用：输入信号：锁存后的信号输入端为Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8，模块清零端为CLR.输出信号：编码后的输出端为M3.0，声音响起的使能端为EN。工作原理：通过编程的方法，实现编码的功能，例如S7组抢答成功，那么送到编码模块的信号就是01000000，这时，编码器就将改信号编码成0111，从M端输出，同时EN端跳变成高电平输出。部分源程序如下所示：TEMP: =Q1&Q2&Q3&Q4&Q5&Q6&Q7&Q8;CASE TEMP IWHEN"10000000"=>M<="0001" 当输入信号为10000000的时候，将信号编码成0001，并赋给M。WHEN"01000000"=>M<="0010" 当输入信号为01000000的时候，将信号编码成0010，并赋给M。WHEN"00100000"=>M<="0011" 当输入信号为00100000的时候，将信号编码成0011，并赋给M。WHEN"00010000"=>M<="0100" 当输入信号为00010000的时候，将信号编码成0100，并赋给M。WHEN"00001000"=>M<="0101" 当输入信号为00001000的时候，将信号编码成0101，并赋给M。WHEN"00000100"=>M<="0110" 当输入信号为00000100的时候，将信号编码成0110，并赋给M。WHEN"00000010"=>M<="0111" 当输入信号为00000010的时候，将信号编码成0111，并赋给M。WHEN"00000001"=>M<="1000" 当输入信号为00000001的时候，将信号编码成1000，并赋给M。WHEN OTHERS=>M<="1111" 当输入信号不是以上几种形式的时候，将信号编码成1111，并赋给M。END CASE;EN <= TEMP(7) OR TEMP(6) OR TEMP(5) OR TEMP(4) OR TEMP(3) OR TEMP(2) OR TEMP(1) OR TEMP(0) OR CLR; 在同一时刻，将八个输入信号与CLR信号进行或的关系，然后将值赋予EN该模块在Max-plus II软件中的仿真结果图如下图：图4-3-7 编码模块仿真图4.3.4 声音报警模块的设计与实现当某组的选手抢答成功之后，为了让主持人第一时间反应到抢答的成功，系统需要设置一个声响报警装置，来提示主持人对其他选手的抢答信号进行屏蔽。该模块在系统中是十分必要的，声音响起，可以节约不少时间，为比赛的顺利进行争取时间。声音报警模块的元件图如下图所示：图4-3-8 发声模块的元件图引脚作用：输入信号：时钟信号CLK，复位端CLR，声音响起的使能端EN 。输出信号：声音响起的输出端SOUND。工作原理:当时钟脉冲的上升沿到来，并且高电平有效时，EN端为高电平，CLR端的信号是低电平时，SOUND端输出高电平，即声音响起；当CLR为高电平时屏蔽一切EN端的信号，SOUND端输出低电平，声音不响起。原理框图如下图：使能端信号SOUND=0声音不响起SOUND=1声音响起CLR=1CLR=0EN=1图4-3-9 发声模块的原理框图部分源程序如下所示：IF (CLK'EVENT AND CLK='1') THEN IF (CLR='0' AND EN='1') THEN 当清零有效且使能端EN为高电平时 SOUND<='1' 声音响起 ELSE SOUND<='0' 声音不响起 END IF;END IF;该模块在Max-plus II软件中的仿真结果图如下图：图4-3-10 声音报警模块仿真图4.3.5 答题倒计时模块的设计与实现当某组抢答成功后，需要由抢答成功的组的组员来回答问题，而这期间必须有时间限制，让比赛尽快地顺利的进行，而回答问题的开始和结束都必须由主持人来掌握，该模块的元件图如下图所示：图 4-3-11 倒计时器模块元件图引脚作用：输入信号：时钟信号CLK，复位端CLR，倒计时使能端EN 。输出信号：倒计时高位显示端H3.0，倒计时低位显示端L3.0,倒计时结束声音报警端SOUND1。工作原理：如果一组抢答成功，主持人给出判断并给出使能信号使倒计时开始计时如果计时到30秒的时候声音就会响起给主持人提供信息说明抢答队员已经超过了规定的时间，主持人会根据自己的主观意愿宣部此次抢答有效或无效。总的来说倒计时起到提醒参赛者时间的结束，并起到给主持人提示的作用。倒计时的设计思想:倒计时需要用两个数码管显示，其中一个数码管显示十位（H）另一个显示个位（L），它们都用二进制表示，当参赛者抢答成功时，主持人给出是否有效，如果有效就把使能信号EN赋低电平，倒计时开始工作，当时钟脉冲（CLK）有效的时候倒计时就开始计时，当个位变成零的时候程序就会使十位减1并且个位变成9，如果个位没有变成零的时候个位在时钟脉冲上升沿的时候自动减1，十位保持不变。当倒计时结束时，会有声音响起，提醒回答者和主持人回答超时，主持人对倒计时进行复位，回答结束。原理框图如下图：选手抢答CLR=1OE=0开始倒计时倒计时到00声音响起OE赋给1倒计时置数30关闭声音CLR=0倒计时不启动图4-3-12 倒计时模块原理框图部分源程序如下所示：IF CLR='0' THEN 当清零有效的时候HH: ="0011" 清零时赋初始LL: ="0000"ELSEIF CLK'EVENT AND CLK='1'THEN IF EN='0'THEN 使能有效的时候IF LL=0 AND HH=0 THEN 当倒计时为00的时候声音响起SOUND<='1' ELSIF LL=0 THEN 当个位为0时十位减1个位变成LL: ="1001"HH: =HH-1; ELSE LL: =LL-1; 如果个位不为0时十位不变个位减1END IF; ELSE SOUND<='0' HH: ="0011" LL: ="0000"该模块在Max-plus II软件中的仿真结果图如下图：图4-3-13 倒计时模块仿真图4.3.6 组别译码显示模块的设计与实现当抢答成功后，编码模块将抢答信息编码成四位二进制数，传送给译码显示模块，而译码显示模块的功能就是将四位二进制数通过数码管显示出来，以便于主持人判断出是哪一组抢答成功，且公布给每个抢答组。该模块的元件图如下图所示：图4-3-14 组别译码显示模块元件图引脚作用：输入信号：编码信号输入端M3.0。输出信号：数码管显示输出端BCD7.0。工作原理：译码显示模块的功能是将四位二进制BCD编码转换成七段二进制数字，以阿拉伯数字的形式输出在数码管上，数码管它是由a、b、c、d、e、f、g这七段组成，它根据各个模块的输出信号来决定这七段中那些显示那些不显示最终得到的数字就是需要显示的结果，能给观众一个准确、简明的数字。部分源程序如下所示：BEGIN CASE M IS WHEN "0000" => BCD <="00111111" 当输入信号为0的时候数码管上只有g，h不显示因此显示结果为0. WHEN "0001" => BCD <="00000110" 当输入信号为1号座抢答成功时数码管上有b、c亮因此显示为1。 WHEN "0010" => BCD <="01011011" 当输入信号为2号座抢答成功时数码管上有a、b、d、e、g亮因此显示为2。 WHEN "0011" => BCD <="01001111" 当输入信号为3号座抢答成功时数码管上有a、b、c、d、g亮因此显示为3。 WHEN "0100" => BCD <="01100110" 当输入信号为4号座抢答成功时数码管上有b、c、f、g亮因此显示为4。 WHEN "0101" => BCD <="01101101" 当输入信号为5号座抢答成功时数码管上有a、c、d、f、g亮因此显示为5。 WHEN "0110" => BCD <="01111101" 当输入信号为6号座抢答成功时数码管上有只有b不亮因此显示为6。 WHEN "0111" => BCD <="00000111" 当输入信号为7号座抢答成功时数码管上有a、b、c亮因此显示为7。 WHEN "1000" => BCD <="01111111" 当输入信号为8号座抢答成功时数码管上有全部都亮因此显示为8。 WHEN "1001" => BCD <="01101111" 当输入信号为9号座抢答成功时数码管上只有e亮因此显示为9。WHEN OTHERS => BCD <="00000000" 如果输入信号不是上面几种情况则数码管不显示。该模块在Max-plus II软件中的仿真结果图如下图：图4-3-15 译码显示模块仿真图5 抢答器的系统实现单独模块只有彼此联系起来构成一个完整的系统，才能实现其功能，这个过程有两种实现方法：元件例化。也是用编程的方式将它们各个程序、信号、输入输出之间的关系用VHDL语言来叙述清楚，还关系到程序的调用问题，需要设计者思路清晰，设计合理；元器件图示连线。这种连线方法思路清晰可见，而且用的时候很简单方便，出现错误也很好检查。在设计中选择的是这种方法。通过总的顶层元件图可以很清晰的看到模块连接的原理。下图就是各个元件连接在一起的的总的系统图。图5-1 顶层元件图系统总体仿真图如下图：图5-2 系统总体仿真图表5-1输入/输出引脚的作用： 端 口 名功 能S1、S2、S3、S4、S5、S6、S7、S8抢答输入信号CLK系统时钟信号CLR系统清理信号EN倒计时时能信号H3.0倒计时高位输出信号L3.0倒计时低位输出信号BCD7.0组别显示输出信号SOUND、SOUND1声音报警输出信号注：本设计中，抢答器组别信号S1、S2、S3、S4、S5、S6、S7、S8为高电平时，其功能为有效状态。同样，系统清零信号CLR为高电平时有效，预置及倒计时控制信号EN，为低电平有效。当CLR有效时，抢答信号判别电路清零，为判别优先抢答信号做出准备。当倒计时使能端EN为高电平时，预置时间设置信号EN=1时，通过倒计时预置数功能进行预置数。当倒计时使能端EN为低电平，有系统时钟信号CLK时，进行30秒倒计时。输入时钟CLK一方面作为扬声器控制电路的输入信号，另一方面为倒计时电路提供信号。结束语本文主要介绍了利用VHDL语言设计智能抢答器的详细流程，并横向介绍了一些关于此设计的背景知识，比如EDA的应用、Max-plus II设计流程等等。在设计的过程中,文章通过对比传统的自底向上的设计方法和和现代EDA的自顶向下的设计方法，突出了EDA设计方法的优越性。在这次设计中，我们也遇到了一些问题，比如设置输入信号不合适时，时序图也会出现一些毛刺现象。同时，我也发现了自己的许多不足。首先，最初开发时，对系统没有一个完整的思路，考虑不是很全面，所以系统功能设计时，碰到不少困难，也耽搁了不少时间。其次，我发现自己对于书本上的很多知识还不够熟悉，对开发工具的掌握还不算很全面，有很多我们需要掌握的知识还没掌握，所以在设计编程、编译以及仿真过程中走了不少弯路。再次，在论文的整理过程中，我对word文档的操作技能不是很娴熟，所以在以后的学习生活中，我会努力并尽量弥补我所缺少的一些相关知识，不断提高自己的操作能力。致 谢本论文的工作是在我的指导老师张志伟老师的悉心指导下完成的。在整个毕业设计过程中，张老师不断引导我们，帮助我们梳理论文思路，耐心地给我解释一些细节上的、我不理解的问题，并提出一些新的问题，使得我对毕业设计课题能够有更深入的思考，帮助我顺利完成毕业设计和论文。在此谨向张老师致以诚挚的谢意和崇高的敬意。在此，我还要感谢对我提供帮助的同学，这段时间我们之间的相互协作，不仅促进了毕设的顺利完成，同时也增进我们之间的友谊 。最后，感谢所有支持过我、帮助过我的老师、朋友和同学们，祝愿大家都会有一个美好而又光明的未来。参考文献1 潘 松，黄继业. EDA技术实用教程（第二版）M. 北京: 科学出版社, 20072 杨 刚，周 群. 多路数显抢答器J. 电气自动化, 2001;( 3 ) :69-703 张昌凡，龙永红. 可编程逻辑器件及VHDL设计技术M. 广州:华南理工大学出版社, 20014 赵立民. 可编程逻辑器与数字系统设计M.北京：机械工业出版社，20035 张秀娟，陈新华. EDA 设计与仿真实践M. 北京: 机械工业出版社, 20026 付青青，吴爱平. 基于FPGA的多路抢答器设计J.现代机械，2008；（6）；37-387 杨俊秀，赵文来，鲍 佳. 基于FPGA的多路抢答器设计与实现J.杭州：浙江理工大学学报，2010；27（2）；249-2538 杜新虎， 韩芝侠. 基于FPGA的智力竞赛抢答器实验设计与实现J.实验室研究与探索，2008；27（3）；36-399 八路抢答器EDA课程设计VHDL课设报告.百度文库，2010