模拟腕表电路PMD703芯片设计毕业论文.doc

毕业设计论文模拟腕表电路PMD703芯片设计 系 电子信息工程系 专业 微电子技术 姓名 班级 微电子102 学号 1001033216 指导教师 职称 讲师 指导教师 职称 高工 设计时间 2012.9.192013.1.4 摘要：近年来随着IC设计要求的不断发展，集成电路版图设计是实现集成电路制造必不可少的必要环节，它不仅关系到集成电路的功能是否正确，而且会极大程度的影响集成电路的性能、成本。本论文以模拟电路的版图设计过程展开，主要介绍了模拟部分的器件的版图设计。本文基于CADENCE版图设计软件平台，采用1.6微米的CMOS工艺设计。设计版图元件包括PMOS，NMOS，电阻，电容。本论文基于模拟集成电路的版图设计，模拟集成电路是指处理模拟信号的集成电路，本设计最终采用设计采用DRACULA验证工具进行LVS和DRC验证，并顺利通过版图验证。关键字： CADENCE；版图设计；版图验证目录摘要1第一章 引言31.1 选题背景31.2 选题意义4第二章 逻辑提取及版图设计流程和方法52.1 逻辑提取流程和方法52.1.1 线网的提取62.1.2 电学规则检查（ERC验证）92.1.3 网表数据对比（SVS）102.1.4 网表导出102.2 版图设计和验证流程和方法122.2.1 版图输入122.2.2 版图的验证17第三章 腕表电路模拟部分版图的实现203.1 腕表电路模拟部分单元的版图设计203.1.1 压点的版图设计203.1.2 电容的版图设计213.1.3 CMOS集成电路的静电保护电路版图213.1.4 电阻版图设计233.1.5 模拟部分的MOS管版图设计233.1.6倒比管的版图设计233.1.7驱动电路的版图设计243.2 模拟部分版图的总拼243.3 模拟部分版图的验证263.3.1 模拟部分版图DRC验证263.3.2模拟部分版图的LVS验证29结束语34致谢35参考文献36第一章 引言 1.1 选题背景 手表或称为腕表，是指戴在手腕上、用以计时/显示时间的仪器。 手表通常是利用皮革、像胶、尼龙布、不锈钢等材料，制成表带，将显示时间的“表头”束在手腕上。1926年，发明了第一块自行上弦的腕表，从1960年起，传统的圆形表普遍受到接受。瑞士对腕表的进一步改进，就是把怀表所具有的计时、日历、陀飞轮及自动发条装置加以微型化，而装设于腕表上。手表有很多类，包括机械表、电子表和石英表等等；其中石英表是用“石英晶体”作为振荡器，通过电子分频去控制马达运转，带动指针，走时精度很高，因而得到了飞速的发展。 石英指针式手表的机芯，包括带石英晶体振荡器的电子电路、步进马达(直流型脉冲马达及驱动线圈)以及氧化银电池。其中振荡器产生32768赫的信号；振荡器电路包括石英晶体振荡器及C/MOS-LSI电路；振荡器电路包括微调电容器，用以调整快慢；在分频电路上，把从振荡器电路输入的振荡信号32768赫进行2主.次分频，直至输出的脉冲信号为1赫；驱动电路把分频电路输出的一秒钟一个脉冲信号进行放大，然后在一秒钟的间歇时间内交替地传送正负脉冲信号至驱动线圈上；驱动线圈接收了脉冲信号电流以后，步进马达即以每秒60。的角度，间歇地转动；步进马达的转动，传到至轮列，从而带动秒、分、时针及日历机构转动；氧化银电池是电子电路和步进马达的能源，它可以在两年或更长的时间内，供应稳定的电能；从以上的介绍可以看出，石英表中的主要元器件是其中的一颗采用集成电路工艺制造的驱动电路。1.2 选题意义集成电路是换代节奏快、技术含量高的产品。从当今国际市场格局来看，集成电路企业之间在知识产权主导权上斗争激烈，重要集成电路产品全球产业组织呈现出跨国公司垄断的特征，集成电路跨国公司销售、制造、研发布局朝全球化方向发展。有鉴于此，当前集成电路是中国的“短腿”产业。随着全球信息化、网络化和知识化经济浪潮的到来，集成电路产业的战略地位越来越重要，它已成为事关国民经济、国防建设、人民生活和信息安全的基础性、战略性生产。特别是近几年来，在世界半导体产业环境不断发展，正在努力向世界技术前沿靠拢。也就是说，我们中国的IC产业已经初具规模，并且正处在一个摆脱一味只是集中在制造和消费方面而向核心技术领域转型的一个关键阶段，所有的IC精英们正在齐心协力打造中国自己的“中国芯”，争取早日扭转在内核技术上受制于人的局面，这是每一个IC精英义不容辞的责任。随着我国国民经济的持续增长，蓄势多年的我国IC产业出现了勃勃生机，呈现群体发展。这些生产线的建立将助于缩小我国与世界先进水平的差距。目前我国IC芯片制造企业有40家，委托加工6家，相对集中在长江三角洲地区，京津地区和珠江三角洲地区，近几年我国IC产业取得了一定的进步。通过以上分析可以看到，集成电路工艺和设计技术的成熟为集成电路的广泛使用奠定了坚实的基础；本课题所涉及的腕表驱动电路能够被广泛应用于石英表中，正是有了这么坚实的基础后才得以实现的。本课题所涉及的模拟腕表市场量巨大，性能优越；采用CMOS工艺来完成，具有低功耗和稳定性的特性，这一类电路输出的脉冲宽度可以通过掩膜选项来实现，使得应用非常方便，该电路的输出频率可以通过掩膜选项来设计也使得整机调试很简单，在技术上具有先进性。本课题选择模拟腕表驱动电路的设计，从基础入手，一方面是电路和版图理论知识的学习，另一方面是CAD工具的应用与实践，理论与实践相结合能够帮助我轻松了解IC设计的全过程，熟练运用相关工具进行逻辑提取、应用CADENCE工具进行版图实践和验证以及掌握版图设计的基本方法和技巧。这对学校所学知识的巩固和今后从事相关工作都有很大帮助。通过本次毕业设计，不但可以了解集成电路的主要设计流程和方法，包括逻辑提取和版图设计，也让我更深的去了解版图设计过程中要注意的一些问题，提高自己的操作水平和解决问题的能力，对今后走上社会奠定一个好的基础。第二章 逻辑提取及版图设计流程和方法 在集成电路设计的流程中，逻辑提取和版图设计是两个重要的环节；逻辑提取是指在我们要参考的同类产品的照片上，采用NetEditor系列软件，把元器件、连接关系一一提取出来；集成电路的版图设计是根据电子电路性能的要求和制造工艺水平，按照一定的规则，将电子线路图设计成为光刻掩膜版图。本章具体介绍逻辑提取和版图设计的流程和方法。2.1 逻辑提取流程和方法使用NetEditor软件进行逻辑网表提取主要是为了参考同类电路的设计，这样可以节约时间、人力、物力以及财力等方面的消耗，并且能在同类电路基础上进行更好的优化，来达到我们更好更快地设计此电路的目的。利用宜硕NetEditor网表提取软件进行线网和单元的提取，并进行ERC验证和网表对比，在CADENCE中创建单元，再将网表信息和单元信息导入CADENCE中。2.1.1 线网的提取线网提取的具体步骤包括：一、新建工程：打开NetEditor编辑软件新建项目，在新建项目属性窗口中填写所需建立的工程名称和图像库。二、新建主宏单元：u 缩小图像至合适比例，点击工具栏上按钮，框选单元定位所在区域，如下图2.1.1-1所示： 图 2.1.1-1 主宏单元建立u 在弹出的“工具选项”对话框中点击“新建宏单元”，然后在将弹出的“单元属性”对话框中点击“保存”即可，如下图所示。在“单元属性”对话框中可以修改其Name属性，本例中其Name属性为wj1。注：主宏单元是顶层单元，对应整个芯片的工作区。建立主宏单元的目地是将以后的操作都限定在主宏单元内部，包括宏单元（功能模块）和符号单元（元器件）的建立。三、功能模块(宏单元)划分：u 首先打开wj1主宏单元u 在主宏单元中建立宏单元。 宏单元划分方法和主宏单元建立的步骤一样。 u 完成宏单元的建立。如：在wj1主宏单元中建立sjx,sjx1,wj,hf,zcx五个宏单元。如下图2.1.1-2所示：主宏单元边框hfsjxzcxsjx1wj图 2.1.1-2 功能模块划分四、网表提取：1、在各功能模块内部定义符号单元（元器件）步骤：点击工具栏上按钮，框选需建立的单元区域，如白色方框所示，如下图2.1.1-3所示：图 2.1.1-3 符号单元定义在弹出的“工具选项”对话框中点击“新建符号单元”，然后在将弹出的“单元属性”对话框中编辑单元属性，最后保存。如下图2.1.1-4所示，Name ：inv_40_20(inv_pMOS宽_nMOS宽)；默认方向：top；描述：会在选择外部库之后自动生成；引用外部库 library：sample，Cell： inv。 图 2.1.1-4 单元属性选择注1：这里的sample库是NetEditor自带的。如果遇到该库中没有的单元，如dff，在NetEditor建这个单元，命名一下，不调用库；编辑后保存就可以；另外需要在CADENCE中自建Schematic 和Symbol；具体步骤为：1） 、将NetEditor自带的sample库导入CADENCE；2） 、在刚导入的Sample库中，针对没有的单元新建Schematic和Symbol格式。3） 、将CADENCE里面新建的库导出。 4） 、利用Xftp软件将.out文件移到桌面；5） 将.out文件导入到NetEditor中。其中Sample：数字逻辑为引用库；Analoglib为模拟逻辑引用库；Basic库主要是针对vdd和gnd。注2：采用以上步骤是因为一开始没有考虑到会有NetEditor中没有的单元，因此不得不采取的一个补救办法，以后新项目遇到这种问题可以采取另一种方法，具体步骤为：1） 、把CADENCE自带的sample库、Basic库、AnalogLib库一次性导入NetEditor；2） 、等全部提完后，针对以上库中没有的单元在CADENCE中全部建好Schematic、Symbol，然后单独建一个库，在这个库中建一个TOP单元，调用这些子单元，然后写出edif；3） 、把上面这个补充单元库导入NetEditor；2、编辑符号单元：在弹出如下图2.1.1-5所示窗口时，点击“是”，进入编辑符号单元状态。进入编辑状态后，出现紫色的单元框，则可以移动引脚到合适的位置。最后单击保存按钮，保存并退出编辑状态。 图 2.1.1-5 编辑符号单元3、线网连接认清连接关系，将单元的引脚连接到合适的位置，形成一个完整的网表。2.1.2 电学规则检查（ERC验证）u 每个功能模块的网表提取过后，需要进行电学规则检查。经过电学规则检查，可以基本消除电路中包括引用名、物理和逻辑等的错误。u “工具”“检查设计规则”，则出现如下图2.1.2-1所示对话框：图 2.1.2-1 设计规则检查在上图2.1.2-1所示对话框中勾选待检查的项目，然后点击按钮“检查”。检查结束后，将在输出栏中显示出错的网表。跟以往操作一样，按Tab 键即可定位到出错的位置。2.1.3 网表数据对比（SVS）为了提高提取网表数据的准确度，我们一般会进行两次或多次网表数据的提取，然后进行单元级的网表数据的对比（SVS ），以发现连线错误。两次或多次网表的提取应该基本相同的引用单元数据，然后分别连线提取。2.1.4 网表导出1、从NetEditor 中出Edif 格式的网表数据文件1）、各个功能模块的网表提取完毕，可以导出网表到CADENCE设计软件中进行再设计。目前系统支持 Ve r i l o g、Edif200 格式的网表导出。2）、点击工具菜单下的“导出网表”，将弹出如下图2.1.4-1所示对话框：图 2.1.4-1 网表导出3）、在导出过程中，NetEditor将导出信息显示在输出窗口中，如下图2.1.4-2所示：图 2.1.4-2 网表导出信息显示2、将NetEditor导出的Edif200 网表数据文件导入到CADENCE软件，并启动，选择菜单项“File ”Import”Edif200”,显示如下图2.1.4-3所示：图 2.1.4-3 EDIF文件读入在“Input File(s) ”编辑框中输入要导入的 Edif200 网表数据文件的路径，点击“OK”按钮。在Edif200 网表数据文件导入过程中，CADENCE 将导入的信息显示在窗口中，并将详细信息写入edifin.log 文件。如下图2.1.4-4所示：图 2.1.4-4 EDIF读入正确信息显示上图表示导入成功，打开导入的网表，如下图2.1.4-5所示：图 2.1.4-5 导入CADENCE的网表2.2 版图设计和验证流程和方法版图设计目前我们采用的是CADENCE设计系统，其中版图设计工具是Virtuoso Editor；版图验证工具是CADENCE公司的DRACULA，下面具体介绍一下采用以上工具进行版图设计和验证的流程和方法。2.2.1 版图输入一、新建版图库和单元进入CADENCE系统新建一个文件夹，名称可以自己设计。点击file进入library。然后在 new library窗口内在name下键入新建文件的名称。在new library窗口中有plete a new techfile 2.attach to a existing techfile 3.dont need a techfile三个选项，我们选择第三个选项，不需参照参考文件，后点击OK，步骤如下图2.2.1-1所示：图 2.2.1-1 新建版图库库建好后，还要建需要的单元。在virtuoso窗口中点击tools会出现file newcellview然后填好cell name的名字ok即可如下图：图 2.2.1-2 新建版图单元二、版图层次设置在设置版图层次之前所有的图层颜色都是一样的，如果想要进行修改，必须取消该图层的关联性，取消图层关联性即：把图层颜色选择不一样，现在icfb窗口选择tool，然后点击technology file manager进入technology file tool box窗口，在此窗口点击edit layers 进入Layer purpose pair Editor:.窗口；如下图2.2.1-3所示：图 2.2.1-3 版图层次设置编辑图层，点击Edit出现Edit layer purpose pair窗口，然后再选择display resource即可改变相应图层。最后选edit在save可对设置进行保存。如下图2.2.1-4所示：图 2.2.1-4 版图层次具体定义三、版图显示层次的设置在LSW窗口点击Edit，选择Display resource Editor即可出现Display resource Editor窗口。如下图2.2.1-5所示：图 2.2.1-5 版图显示层次的设置LSW中每一层填充的类型、填充的颜色、外框的颜色、点画和线型都可以分别进行设置，设置完点击file再save进行保存。LSW上还有AV、NV、AS、和NS四个并排按钮。其中AV设置各层全部为可视，NV设置各层为不可视，AS设置所有层都可选，AS设置各层全不可选。Options 菜单对于版图编辑窗的设置有很重要的作用，他们可以控制当前窗口的特征和正常运行的应用。其中，Display的设置只影响实际窗口，而layout editor的设置则影响整个版图编辑窗。下面简单介绍一些常用选项：如下图2.2.1-6所示：图 2.2.1-6 版图显示层次选项的设置 (1) Display Controls：该区内控制所画单元的出现和命令的特性。如：Dynamic Hilight 动态高亮度，在Array Displayfull表示显示阵列中的全部Instance。（2）Grid Controls：该区设置格点属性。Minor Spacing和Major Spacing 设置可视格点距离。XSnap Spacing和YSnap Spacing设置X轴和Y轴方向显示的距离，用直尺测量尺寸测量尺寸时的最小单位就是所设置的数据。可以根据不同设计规则设置上面4个选项来帮助版图设计。（3）layout Editor Options如下图所示：引力（Gravity）是指画图的时候，如果图 2.2.1-7 版图编辑选项的设置光标引导某条线向另一条原有的线运动时，只要光标进入该线的引力作用一样。Gravity On 默认设置为接通状态，但很多时候需要把它关闭更好些。四、Virtuoso 的常用快捷键在Virtuoso使用中，图标栏和菜单栏提供用户进行命令操作，如：打散单元包（或合成单元包）可选择菜单栏中Edit Hierarchy Flatten(或Make Cell)。同时在Virtuoso中也可以使用快捷键方式。熟练使用快捷键有助于快速准确地绘制所需要的版图。下面就是把常用快捷键列于下表。快捷键命令快捷键命令I调用单元包Ctrl+A全选Shift+X进入单元包Ctrl+D取消选择Shift+B推出单元包Shift+F显示所有层C复制Ctrl+F显示顶层Shift+V粘贴Ctrl+R刷新M移动F显示所有图形K标尺Shift+Z视图缩小两倍Shift+F消除标尺Ctrl+Z视图放大两倍Shift+M合并图形Z视图放大Shift+C剪切图形S拉伸U撤销p绘制等宽线pathShift+U重做Ctrl+p插入pinR绘制矩形Q显示图形属性G开关引力F3显示工具属性Shift+左键加选图形T层切换Ctrl+左键减选图形Esc取消命令Shift+O旋转工具Tab平移视图Backspace撤销上一点Delete删除F1显示帮助窗口6合成单元包F2保存7打散单元包F3显示工具的属性N45度对角+正交表1 快捷键2.2.2 版图的验证在IC设计中，版图设计完成后的下一步骤就是版图验证，版图验证的任务是检查版图中可能存在的错误。版图设计的各种错误可以分成两类。第一类是违反几何规则的错误。在集成电路掩模制造过程中由于制造设备等的分辨能力的限制，要求版图的几何图形满足一定的尺寸要求。为此对每个工艺线都会制定相应的几何设计规则，如果违反这些规则，就会导致芯片无功能或成品率下降。相应的检查工具称为设计规则检查工具（Design Rule Check ,DRC）。第二类是指版图与原理图一致性比较的错误。在版图设计过程中可能出现电路连接性错误和电学性能上的错误。检查此类错误的工具称为LVS工具（Layout Versus Schematic）。在本文中版图验证的描述以DRC和LVS为核心内容，ERC内容在LVS中体现。一、版图的DRC验证在集成电路生产过程中，根据工艺水平和成品率要求，给出一组同工艺层和不同工艺层之间几何尺寸的限制作为版图设计时必须遵循的规则，这种规则通常称为版图设计规则。这些规则一般定义了某个图层中的几何图形的最小宽度、最小间距以及不同图层之间的最小延伸距离、最小覆盖距离和最小交叠间距等。（参考：5程未，冯勇建，杨涵.集成电路版图（layout）设计方法与实例J.现代电子技术，2003,26（3）：7578）电路设计师一般都希望电路设计得尽量紧凑。而工艺工程师却希望是一个高成品率的工艺。设计规则是使他们两者都满意的折中。设计规则是良好的规范文献，他列出了元件（导体、有源区、电阻器等）的最小宽度，相邻部件之间所允许的最小间距，必要的重叠和与给定的工艺相配合的其他尺寸。对于一种工艺，当确定其设计规则时，要考虑的因素有掩膜版的对准、掩膜的非线性、片子的弯曲度、外扩散（横向扩散）、氧化生长剖面、横向刻蚀、光学分辨率以及他们与电路性能和产量的关系。设计规则规定了在掩膜版上每个几何图形如何与彼此有关的另一快掩膜版是的图形水平对准。除了明确指出的不同点以外，所有的规则是指相应几何图形之间的最小间隔。一种设计规则是直接用微米表示最小尺寸，但是即使是最小尺寸相同，不同公司不同工艺流程的设计规则都不同，所以我们在设计之前就得确定使用哪个工艺厂的工艺，以下是介绍1.6微米工艺的设计规则，具体列表如下：well MET1well做电阻条宽8条宽1.6well间距 6间距1.6well条宽6包孔0.8pwell包P+与N+2孤立孔0.8pwell距阱外N+3.6最小铝面积1.6有源区（N+与P+）poly条宽1.2条宽1.2p+条宽1.8po有源区多晶间距2间距（同类型）2.4场外多晶间距1.8间距（不同类型）7.2场外多晶距离有源区0.8nwell包有源区3.6场区多晶距有源区有源区最小沟宽1.6沟长（包括pMOS&nMOS)1.8 & 1.6有源区距电阻1.2栅出头1.6有源区包多晶2孔最小沟宽1.6大小1.6*1.6对接的源端距栅0.6间距1.6场外多晶条宽2多晶孔距有源区1.6有源区孔距栅1.6最大有源区包孔1.2多晶包孔0.8孔pitch有源区距孔1.6表2二、版图的LVS验证LVS主要是为了验证逻辑和版图的一致性，具体步骤包括：逻辑（指逻辑网表）和版图数据（指版图GDS）的准备；LVS命令文件的准备；通常这个文件也是由加工线提供的；然后执行LVS检查；最后针对逻辑和版图不一致的地方进行修改。（参考：2Dan Clein.CMOS集成电路概念、方法与工具.北京：电子工业出版社，2006.20,172）待添加的隐藏文字内容1第三章 腕表电路模拟部分版图的实现3.1 腕表电路模拟部分单元的版图设计 3.1.1 压点的版图设计集成电路和外部环境之间涉及许多重要的问题。为了使内引线与管芯相连，需要在芯片四周放置大的压焊块（PAD），并将它与电路中的相应节点连接。压焊块的尺寸与结构是由两方面决定的：可靠性及为内引线键合过程中的偏差留出的余量。压焊块的尺寸通常定义为压焊丝能够连接的最小尺寸，当内引线的直径范围为2550微米时，最小压焊快的尺寸在70微米*70微米100微米*100微米之间。压焊快的间距定义为压焊机能够工作的最小间距，相邻两个压焊块之间的距离通常为25微米。简单的压焊块可能仅仅由最上层金属形成正方形构成，但是这种结构在键合时容易被扯动而剥离。因此每个压焊块一般都是由最上面的两层金属构成，并且他们之间由位于四周的许多通孔相连接。压焊快的金属层是淀积在场区的二氧化硅层上。为了防止压焊过程中的穿通，在制作压焊快时，有时在压焊快金属层的下面还曾加了N阱和多晶层，图中从外向内各层的名称和尺寸是：第一层为intxt层，大小为110微米*110微米；第二层为多晶层，大小为94微米*94微米；第三层为金属层，大小为90微米*90微米；第四层为钝化层，大小为80微米*80微米。因为在芯片表面进行金属淀积和光刻后，形成了金属连线，为了保护芯片表面，必须进行表面钝化，即在表面淀积磷硅玻璃或硼硅玻璃，将硅片表面保护起来。这种钝化材料是不导电的，为了在金属压焊区上进行金丝或硅铝丝的焊接，一般是在金属压焊区上开一个窗口，把窗口内的顿化层去掉，让铝层裸露出来才能进行焊接。Pad层的图形就是在金属压焊区上开个窗口，窗口尺寸通常比压焊区的金属面积小。（参考：1 毕查德·拉扎维.模拟CMOS集成电路设计M.陈贵灿，等译.西安：西安交通大学出版社，2003.）如下图所示：图3.1.1-1 压点的版图3.1.2 电容的版图设计MOS集成电路中的电容几乎都是平板电容，常用的有：双层多晶硅组成的电容晶硅和扩散区组成的电容、金属和多晶硅组成的电容。对版图设计来说，电容的定义和来源是需要理解的重要概念。在一些特殊设原理图上需要有电容，但是，通常优化一个版图设计的重点是使不同版图结构中的固有的寄生电容最小化。本设计版图中的电容为MOS电容如下图所示，其版图的主要构成层为：poly和有源区，poly做电容的上极板，用有源区的源和漏短接做电容的下极板。图3.1.2-1 电容的版图3.1.3 CMOS集成电路的静电保护电路版图集成电路与外部的接口必然伴随着静电问题。当以高电势的带电体接触到电路的外引脚时，静电放电（ESD）现象就会发生。例如，因为CMOS器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，静电感应的电荷无法很快的泄放掉，而MOS器件的栅氧化层又很薄，感应电荷使栅与衬底之间产生非常高的场强，如果超过栅氧化层的击穿电压，则将发生栅击穿而使MOS器件损坏。导致静电放电现象的一种常见情况是用手去拿集成电路。对于这个效应，人体可等效为一个几百皮法的电容串联一个几千欧的电阻。根据环境不同，人体等效电容的电压可以从几百伏到几千伏。这样，如果人体触到芯片引脚，芯片就很容易毁坏。值得注意的是，即使人体没有真正接触到芯片，静电放电也会发生，这是因为在高电场下，只要人的手指离芯片引脚非常近，手指就会通过空气与芯片引脚间产生“电弧”。在典型的芯片装配线上，如果各种设备接地不好，就会积累电荷，达到高的电压。而且，在干燥空气中，电荷可能会建立相对较大的电压梯度。MOS器件遭受到静电放电的永久性破坏有两种：（1）一般当栅上积累电荷引起电场强度超过十的七次方伏特每厘米（例如100A厚的氧化层对应的电压为10V），栅氧化层就会被击穿，通常这就会导致栅与沟道之间的电阻很低。（2）如果源/漏结二极管流过大电流，不管是正偏还是反偏，二极管都会烧坏，使源/漏与衬底短路。对于短沟道器件，这种现象都可能发生。为了解决静电放电问题，必须为感应电荷提供泄放通路，在CMOS集成电路中经常采用静电放电保护电路。如图3.1.3-1所示的MOS管为栅源漏短接的MOS管，它相当于一个由p型衬底中注入n形成的一个二极管。近几年流行的一种静电放电保护电路如图3.1.3-2所示，分别由栅极接源极的一个PMOS管和一个NMOS管组成，这样连接的MOS管等效于一个二极管，图中的PMOS管和NMOS管都做成W/L很大的器件，使二极管的面积比较大，能够流过很大的瞬时电流，真正起到静电放电保护作用。（参考：3曾庆贵.集成电路版图设计.第一版.北京：机械工业出版社，2008.90，207210） 图3.1.3-1 单管ESD保护结构构3.1.4 电阻版图设计电阻的版图设计，设计电阻时，多晶栅经常被选作为电阻的材料，因为这种材料的电阻相对比较大，电阻率和宽度被严格控制，而且最终的电阻所占的面积没有限制。用扩散杂质方法制作的这类电阻的精度不高，主要用作存储器存储单元的负载电阻，它要求高的阻值，但允许阻值有较大的偏差；若用离子注入掺杂工艺，则电阻的精度可以提高。集成电路制造中，电阻值的误差很大，为了减小电阻比值的误差，对电阻进行了对称的排列。相对于蛇形的电阻减少了端头电阻、拐角电阻等非理想因子的影响，并且更容易匹配和布局。同时，为了减小周围环境的影响，在电阻的周围加了dummy，这样就提高了电阻的匹配度。在进行电路设计和版图设计时，尽量使其具有比值的关系，能够通过版图匹配技术，使其保持比较精确。从前面分析可以知道，电阻间的比值误差对电路的温度补偿特性具有很大的影响。本设计中有多晶电阻和有源区电阻两种类型的电阻。如下图所示：图3.1.4-1 电阻的版图3.1.5 模拟部分的MOS管版图设计图3.1.5-1 模拟单管的版图3.1.6倒比管的版图设计在CMOS工艺中，当W/L<1的MOS管称为倒比管。倒比管的导通电阻比较大，在电路中一般当上拉电阻或下拉电阻使用。如果用它作上拉电阻，就用栅极接地的PMOS管，如果作下拉电阻就用栅极接电源的NMOS管。无论作上拉还是下拉电阻，它们一直都是导通的，由于宽长比很小，MOS管的导通电阻比较大.倒比管的版图通常是设计人员手动设计，它的有源区一般不设计成矩形而是U形或反S形，如下图所示的结构，有源区的宽度就是倒笔管的沟道宽度，被多晶覆盖的源和漏区之间的MOS管的沟长度为L。本设计中的倒笔管W/L比较大，所以采用了类似与S形的结构。图3.1.6-1 模拟单管的版图3.1.7驱动电路的版图设计此驱动电路是整个电路的核心部分，只有通过它来控制整个电路的运行，所以要求比较高，在这里我用了两排孔来保护电路，因为两排衬底孔可以防止噪音和静电干扰，从而来保护电路。图3.1.3-2 双管驱动结构3.2 模拟部分版图的总拼 总拼之前要进行全局规划，就是把整体版图的形状、面积，大众的规划好，这就好比建一座城市，在建它之前就需要把整个城市的布局规划好。有了全局规划，我们的版图设计就能有条不紊的进行下去。首先我们先把一些器件新建成一个一个的单元，然后把这些单元放成一个个模块，这样做的好处是在我们进行DRC验证时能够统一修改，可以缩短工作时间，而且数据不容易丢失。然后进行模块的摆放，摆放模块时，需要考虑每个模块在版图中的位置和方向、压点分布、电源线、地线、以及主要信号走向等问题。对于总体布局基本要求是使得版图尽量为方形、这样才是最紧凑、也最节约空间（因为最后切片时一般将芯片切成正方形）。在布局的过程中，首先确定电路中最主要模块的位置，然后以最主要模块为中心摆放主要模块和次要模块，在摆放过程中还要注意连线问题，把连线较多的两个或较多的模块尽量靠近。以本设计的版图为例，版图中分为3个模块，其中片上参考电压、分频电路、晶振震荡电路。当他们的方向位置和面积确定以后，最后仔细考虑每个模块的连线问题和它可能出现的问题。（参考：4成都国微版图资料.版图设计简介.）总拼结果如下图所示：图3.2-1 模拟腕表驱动电路总的版图3.3 模拟部分版图的验证3.3.1 模拟部分版图DRC验证版图DRC验证的具体步骤：1、先写出要进行DRC验证的版图GDS文件。进入icfb窗口点file export stream 进入 virtuoso stream out 如下图所示：图 3.3.1-1 版图GDS输出2、DRC命令文件准备：每一个集成电路工艺都会有一个相对应的DRC检查命令文件，下面给出了本次毕业设计所采用工艺的该文件(an96.drc)的一段：*;* DESCRIPTION BLOCK *DESCRIPTION INDISK =/home/angel/cds/an96/gds/top.gds PRIMARY = top OUTDISK = drcout.out SYSTEM = GDS2*END;* INPUT LAYER BLOCK *INPUT-LAYER pwelli = 1 ; nwell ndiffi = 2 ; N+ active pdiffi = 3 ; P+ active poly1i = 4 ;TEXT 60 attach poly1 poly2i = 5 ; poly2 conti = 6 ; contact(met1/cont/poly1&poly2&active) met1i = 7 TEXT 7 attach met1 ; metal-1 via1i = 8 ; via1 ( met1/via1/met2 )*END;* OPERATION BLOCK *OPERATION;- LAYER DEFINITION - OR met1i gndm1i zw1 OR zw1 powm1i allmet1;- DRC CHECKS -;- P-WELL - WIDTH pwela LT 6.0 OU