【中期报告】基于FPGA的多信号发生器设计与实现.doc

毕业设计（论文）中期报告题目名称：基于FPGA的多信号发生器设计与实现 一、课题任务1.毕业设计题目：基于FPGA的函数信号发生器。2.毕业设计要求：本设计要求产生频率，幅度，可调的正弦波，三角波和方波。二、总体设计方案该方案采用FPGA作为中心控制逻辑，由于其具有高速和逻辑单元数多的特点，因此可以由FPGA、DAC和I/V运放直接构成信号源发生器的最小系统。在该方案中通过FPGA控制DAC并直接向DAC发送数据，这样就提高了所需波形的频率并绕过了通用存储器读取速度慢的特点，再加上外部的开关按钮就能够简单控制波形切换与频率选择。当然，为了增加人机界面的交互性与系统功能，可以在原有的基础上添加一个标准键盘和LED或LCD，这样就能够通过编程实现波形的任意性、幅度变化的灵活性。图1系统总体方案图三、 阶段性成果FPGA软件设计部分3.1频率控制部分（相位累加器）相位累加器模块如图2所示，相位累加器根据参考时钟fc=1024hz以频率控制字K进行累加，实现频率的控制，输出信号频率：fo=Kfc/2N;本设计采用16位的相位累加器，N=16，输出信号频率范围0.015-1024hz。LIBRARY IEEE;-频率控制器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fcontrol ISPORT ( clk:in std_logic; f:in std_logic_vector(15 downto 0);q:out std_logic_vector(15 downto 0); END ENTITY fcontrol;ARCHITECTURE behave OF fcontrol IS signal qf: std_logic_vector(15 downto 0); signal q1: std_logic_vector(15 downto 0);BEGIN PROCESS(clk) BEGIN if clk'event and clk='1' then qf<=f; q1<=qf+q1; end if; q<=q1; END PROCESS; END ARCHITECTURE behave；图2 相位累加器3.2相位控制部分相位增量模块如图3所示，最小相位增量 =2/2N=9.6e-5弧度LIBRARY IEEE;-相位控制器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY pcontrol ISPORT ( x:in std_logic_vector(15 downto 0); qf:in std_logic_vector(15 downto 0);q:out std_logic_vector(5 downto 0); END ENTITY pcontrol;ARCHITECTURE behave OF pcontrol IS signal q1: std_logic_vector(15 downto 0);BEGIN q1<=qf+x; q<=q1(15 downto 10); END ARCHITECTURE behave;图3 相位控制器3.3主控器主控器模块如图4所示相位累加器根据参考时钟fc以频率控制字K进行累加，将所得N位的二进制代码，加上相位控制字P和波形控制字W，取其高L位作为ROM的地址，已选择波形。当sel=000，输出为正弦波；sel=001，输出为方波；sel=010，输出为三角波；LIBRARY IEEE;-主控制器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY control ISPORT ( sel:in std_logic_vector(2 downto 0); qx:in std_logic_vector(5 downto 0); clk:in std_logic; en:out std_logic; cs:out std_logic; q:out std_logic_vector(8 downto 0); END ENTITY control;ARCHITECTURE behave OF control IS BEGIN PROCESS(sel,qx,clk) BEGIN if sel>"100" then en<='1' cs<='1' q<="000000000" else en<=clk; cs<='0' q<=sel&qx; end if; end process; END ARCHITECTURE behave;图4 波形选择部分3.4波形数据存储器ROM波形rom如图5所示，波形数据的建立，FPGA输出的数字信号需要经DA转换器转换成各种波形输出。而由DA转换器可知，TLC7528的分辨率是8位，这样，将模拟信号的各种波行在一个周期内平均分成255份，由于已经确定每周期的取样点数为64，即每隔2/64的间隔取值一次，所取的值为该点对应的波形的值，通过计算可以获得64个取样点的值；也可以通过查表的方法取得64个取样点的值。同理可以获取方波和三角波的波形数据。图5 波形ROM存储器3.5 FPGA顶层设计图6 顶层设计文件3.6仿真结果仿真环境是ALTERA公司的Quartus II 9.0sp2软件的一项特殊功能，设置不同的输入信号，可实现不同的波形数据的输出。根据选择的不同开关信号组合，可得到如下图所示各种仿真数据。（a）正弦波仿真波形图6正弦波仿真波形（b）三角波仿真波形图7三角波仿真波形（c）方波仿真波形图8方波仿真波形3.7仿真结果分析对比仿真与实际所得结果，本次课程设计基本上达到了预期的要求，当然在对部分波形输出的处理与最终结果的得出上，我们也中遇到并解决了系列问题。 首先，我们对实验箱的电路组成及连接情况不清楚，不利于编写程序及为实体的各个端口分配引脚。为此，我们找到实验箱的电路原理图，对照原理图结合硬件电路，最终我们搞清楚了电路的组成及连接情况，还有知道了一些必要的硬件设置，比如开关是否有效、低通滤波电路电容的选择等问题。然后，就是带给我们最大困惑的部分三角波信号的输出。起初的时候我们采用IF语句利用条件赋值语句产生数字信号，但是观察不到预想的波形。经过多次检查修改还是无果后，我们改变了方法利用计数器和CASE语句产生信号，但是编译后发现硬件资源不够，只能放弃这种方法，采用第一种方法。调试分为软件和硬件两部分。在软件调试部分，我们把产生的数字信号送给LED，经过观察，所送的数据与预想的数字信号一致，这表明了软件部分没有问题；结合其它波形能够正确输出并在示波器上显示，我们判断硬件部分也没问题。在百般无奈的情况下，我们向老师请教，最终弄明白了问题。原来正斜率斜波信号经过一段时间后基本上相当于直流信号，而示波器的档位没有调节，仍为交流耦合，故不能观察到信号波形。当调节为直流档位后就可观察到直流波形。四、 时间进度第一学期0812周：阅读相关的外文文献并翻译（汉字3000字以上）；1317周：熟悉掌握设计任务的要求，查阅资料，确定系统方案； 第二学期0304周：完成顶层文件的设计；0506周：完成相关软件流程图及主程序的设计；0708周：硬件焊接、测试、软件编程；0910周：系统软件调试。1113周：系统调试；整理有关资料，完成毕业论文的初稿。1416周：系统测试、完成毕业论文的修改。17周： 完成论文，准备毕业答辩。参考文献1 卢毅 .VHDL.与数字电路设计M.科学出版社.北京：2003.2 樊昌信等.通信原理M.国防工业出版社.北京：1995.3 潘松等.EDA技术实用教程M.科学出版社M.北京：2007.4 郝小江，罗彪.基于FPGA的函数信号发生器J，电测与仪表.2008.（5）.5 许开华 .DDS任意波形发生函数器数据生成及传输接口设计D.电子科技大学硕士学位论文，20076 杨守良，程正富，基于Matlab/DSP Builder 多波形信号发生器的设计J.微计算机信息。2007，（10）7 高士友,胡学深,杜兴莉,刘桥.基于FPGA的DDS信号发生器设计期刊论文-现代电子技术 2009(16)8 学位论文万永波.基于ARM的任意波发生器开发研究 20069 学位论文黄振华.基于FPGA函数信号发生器的设计与实现 200910 Altera公司Altera数字图书馆2002年a