低功耗逐次逼近模数转换器的研究与设计论文.doc

低功耗逐次逼近模数转换器的研究与设计Study and Design of Low-power Successive Approximation Analog-to-digital Converter(申请清华大学工学硕士学位论文)培 养 单 位：电子工程系学 科：电子科学与技术研 究 生：指 导 教 师:两低功耗逐次逼近模数转换器的研究与设计孙彤毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得 及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。作 者 签 名： 日 期： 指导教师签名： 日期： 使用授权说明本人完全了解 大学关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。作者签名： 日 期： 摘 要逐次逼近模数转换器（ADC）具有中等转换精度和中等转换速度，采用CMOS工艺实现可以保证较小的芯片面积和低功耗，而且易于实现多路转换，在精度、速度、功耗和成本方面具有综合优势，被广泛应用于工业控制、医疗仪器以及微处理器辅助模数转换接口等领域。论文工作设计了一个电源电压为2.5V，精度为12位，速度为500kS/s的低功耗逐次逼近ADC。电路采用单端轨到轨输入，并具有省电模式。研究工作主要分为三个部分：研究设计了一个分段电容式数模转换器（DAC），高端低端各6位，共有128个单位电容，减小了芯片面积，降低了动态功耗，而且高3位采用温度计编码，保证了DAC高位的单调性；分段电容阵列的版图采用共中心的对称布局，以提高电容的匹配精度。对多级结构比较器进行了研究设计。比较器由三级前置放大器和一级锁存器组成，根据每级前置放大器的位置不同，对它们的增益、带宽、功耗进行了优化，每级前置放大器和模拟缓冲级电路的设计也减小了回程噪声的影响；比较器的设计应用了失调校准技术。仿真结果显示，该比较器可以有效消除10mV输入失调，能够在10MHz速度下分辨0.2mV输入电压，功耗只有600uW，达到了设计要求。对控制电路进行了研究设计。采用分模块设计方法，使用verilog-HDL描述、自动综合、布局布线生成，能够控制模拟部分完成逐次逼近过程，并可以根据片选信号时间长短控制芯片进入省电模式或者工作模式。论文工作在完成ADC电路设计仿真的基础上，完成了整个电路的物理版图设计、后仿真及芯片的测试。该逐次逼近ADC采用UMC 0.18um混合信号CMOS工艺设计制造，芯片面积为1.4mm×1mm。实测结果显示，在500kS/s下，其SNDR为63.13dB，即ENOB为10.5位，|DNL|小于2LSB，|INL|小于4LSB，功耗为1.2mW。关键词：逐次逼近 模数转换器 数模转换器 比较器AbstractSuccessive approximation analog-to-digital converters (ADCs) have medium resolution and medium speed, small chip area and low power consumption can also be achieved in CMOS process. Moreover, it is convenient to make multi-channel conversion. Due to their mixed advantages in resolution, speed, power and cost, successive approximation ADCs are widely applied in industry controlling, medical instruments, auxiliary analog-to-digital interfaces of micro-processors and so on.A 2.5V, 12bit, 500kS/s low-power successive approximation ADC is designed in this thesis, which adopts single rail-to-rail input and has power-down mode.Study work can be categorized into 3 parts: A segmented capacitive digital-to- analog converter (DAC) is designed with 2 separated 6-bit arrays which consist of 128 unit capacitors in all, resulting in smaller chip area and lower dynamic power. Moreover, thermometer coding is applied to the top 3 bits, ensuring the DACs monotonicity. Common centroid geometry is introduced in the layout to improve matching property. A multi-stage comparator is designed, which is composed of 3 pre-amplifiers and a latch. Each pre-amplifier is optimized according to its position, the design of them and the analog buffer has already taken kickback noise into consideration. An offset cancellation technique is applied too. Simulation results show that, the proposed comparator can distinguish 0.2mV input with 10mV offset at 10MHz, while its power is 600uW. The control circuit is designed in several modules, which is described in verilog-HDL, synthesized, placed and routed automatically. This digital block coordinates analog circuits to finish the successive approximation, and switches the chip into power-down mode or work mode.After circuit design and simulation, the physical layout design, post-simulation and chip measurement are also finished. The proposed ADC is designed and fabricated in UMC 0.18um Mixed Mode CMOS process, occupying 1.4mm×1mm. Measurement results show that, its SNDR achieves 63.13dB at 500kS/s, thus ENOB is 10.5bit, and |DNL| is less than 2LSB, |INL| is less than 4LSB, with overall power only 1.2mW.Keywords: successive approximation ADC DAC comparator目 录第1章 引言11.1 选题背景及意义11.2 研究工作主要内容21.3 论文各部分主要内容3第2章 逐次逼近ADC概述42.1 逐次逼近ADC的工作原理42.2 逐次逼近ADC的典型结构52.2.1 电压定标型逐次逼近ADC52.2.2 电流定标型逐次逼近ADC72.2.3 电荷定标型逐次逼近ADC82.2.4 其他结构逐次逼近ADC132.3 逐次逼近ADC的研究现状13第3章 DAC的研究与设计153.1 DAC结构的选择153.2 分段电容DAC的工作原理153.3 分段电容DAC的电路设计173.4 分段电容DAC的版图设计213.4.1 电容匹配精度213.4.2 抑制干扰25第4章 比较器的研究与设计254.1 比较器的典型结构254.1.1 运放结构比较器254.1.2 Latch比较器264.1.3 高速高精度比较器294.2 比较器的失调校准304.3 比较器的设计324.3.1 比较器结构的选择324.3.2 第一级运放的设计334.3.3 第二、三级运放的设计354.3.4 回程噪声的考虑384.3.5 比较器系统设计414.4 比较器的版图设计444.4.1 抑制干扰454.4.2 器件匹配46第5章 数字控制部分的设计475.1 POWER DOWN模块475.2 CLK模块485.3 TIMING模块485.4 REGISTER模块485.5 ENABLE模块495.6 DAC_DEC模块495.7 OUTPUT模块495.8 上电模块49第6章 数模混合仿真526.1 数模混合仿真526.2 芯片版图54第7章 测试557.1 实际芯片557.2 测试平台567.3 测试过程607.3.1 静态指标测试607.3.2 动态指标测试647.3.3 功耗测量657.4 测试结果66第8章 总结与未来工作展望67参考文献68致谢与声明71个人简历、在学期间发表的学术论文与研究成果72第1章 引言1.1 选题背景及意义模数转换器（Analog-to-Digital Converter，ADC）将模拟信号转换成数字信号，是模拟系统与数字系统接口的关键部件，长期以来一直被广泛应用于雷达、通信、测控、医疗、仪表、图像和音频等领域。数字信号处理技术和通信产业的迅猛发展，推动着ADC逐步向高速度、高精度和低功耗的方向发展。逐次逼近ADC与其他几种ADC在精度和速度方面的对比如图1.1所示。高速度ADC的典型结构是Flash型ADC，高精度ADC的典型结构是-型ADC，这两种结构分别在速度、精度方面具有绝对优势，在速度、精度两个垂直市场上得到了广泛应用。然而，在其他广阔的应用领域中，人们往往需要一种中等速度、中等精度、低功耗、低成本的ADC，逐次逼近ADC（Successive Approximation ADC）满足了这种需求，占据了广阔的水平市场。图1.1逐次逼近ADC与其他ADC在精度、速度方面的对比逐次逼近ADC具有中等转换精度（一般816位）和中等转换速度（一般5MS/s以下），采用CMOS工艺制造时可以保证较低的功耗和较小的芯片面积，而且易于实现多路转换，因此在精度、速度、功耗和成本方面具有综合优势，市场应用广泛。在工业过程控制方面，逐次逼近ADC的典型应用主要是用于放置在远端测量各种物理量的传感器1234，这些利用了逐次逼近ADC的以下几个优势5：1、多种模拟输入范围（单极、双极、差分）；2、在开关、多通道应用中，能保证零数据延迟；3、精度与速度适中；4、功耗低、面积小。例如在传感器网络应用中，成千上万个传感器节点由1块电池或者几平方毫米的太阳能电池供电，这就要求每个传感器节点面积小、成本低，而且这些节点能够长时间工作，消耗能量很小3，逐次逼近ADC正好具有面积小、功耗低、成本低的优势。而在电机控制应用中，需要在同一时刻及时捕获多路模拟输入，完成三相电流和电压测量，这样在一个芯片上集成多个采样/保持电路的逐次逼近ADC就为这类应用提供了极大的便利。在医疗仪器方面，逐次逼近ADC广泛应用于成像系统，例如CT扫描仪、MRI和X射线系统。逐次逼近ADC具有零延迟、较高采样速率和较好DC指标等优势，保证了成像系统刷新速率高、成像分辨率高。逐次逼近ADC功耗低、面积小等优势在便携式医疗仪器应用（血液分析、血压监测、心脏监测、脉搏测量等）中得到充分发挥5。此外，逐次逼近ADC的综合优势特别适合用作微处理器的辅助ADC接口，可以作为ADC IP核广泛应用于SoC。目前几个做混合信号IP核的大公司，例如ChipIdea、Nordic、Qualcore，用作微处理辅助ADC接口的IP核主要是逐次逼近结构。1.2 研究工作主要内容本研究工作旨在设计一款应用于微处理器接口的低功耗逐次逼近ADC，它采用单端输入，工作在2.5V电源电压下，转换精度为12位，采样率为500kS/s，并且带有省电（power down）模式。研究工作大体包括以下几个方面：1、了解逐次逼近ADC的工作原理、典型结构、发展历史与国内外的研究现状；2、研究逐次逼近ADC的三个核心模块：DAC、比较器与数字控制部分；3、设计逐次逼近ADC的模拟部分，包括DAC、比较器、偏置电路、模拟缓冲级等，进行前仿真、版图设计、后仿真等模拟集成电路设计流程；4、使用verilog硬件描述语言对数字控制部分进行RTL代码描述，进行前仿真、综合、后仿真、布局布线等数字集成电路设计流程；5、利用Cadence spectreVerilog仿真器对整个芯片进行数模混合仿真。6、模拟部分版图与数字部分版图的拼接，整体版图的设计，流片。7、电源PCB板与逐次逼近ADC测试PCB板的设计。8、逐次逼近ADC的测试与分析。1.3 论文各部分主要内容第2章介绍逐次逼近ADC的工作原理、典型结构与国内外发展现状；第3章讨论关键模块DAC的设计，给出电路结构与仿真结果；第4章研究关键模块比较器，分析电路结构与仿真结果；第5章论述数字控制部分的功能，列出verilog代码与仿真结果；第6章描述数模混合仿真流程以及整体芯片仿真结果；第7章阐述测试过程，并对测试结果进行分析；第8章总结研究工作，并对未来工作进行展望。第2章 逐次逼近ADC概述2.1 逐次逼近ADC的工作原理逐次逼近ADC的基本结构如图2.1所示，主要由采样/保持电路、DAC、比较器、数字控制部分和其他模拟电路组成，核心是DAC、比较器和数字控制部分。图2.1 逐次逼近ADC的基本结构逐次逼近ADC使用二进制搜索算法使DAC的输出逐次逼近输入的模拟信号，对于N位逐次逼近ADC至少需要N个转换周期。其大致工作过程如下：首先模拟输入信号Vin被采样保持，送入比较器的一端，然后数字控制部分将逐次逼近寄存器（SAR）最高位（MSB）预置1，其他位全部清零，DAC在Vref和SAR的控制下输出1/2 Vref送入比较器的另一端。如果Vin > 1/2 Vref，那么比较器输出1，SAR最高位定为1；否则，如果Vin < 1/2 Vref，那么比较器输出0，SAR最高位定为0。这样，逐次逼近ADC的最高位就确定了，下面再确定次高位，即先预置SAR次高位为1，如果前一个转换周期确定的MSB = 1，那么此时DAC输出3/4 Vref，Vin与3/4 Vref比较大小，从而确定SAR次高位；如果前一个转换周期确定的MSB = 0，那么此时DAC输出1/4 Vref，Vin与1/4 Vref比较大小，从而确定SAR次高位。依此类推，直到SAR的最低位确定为止，这样SAR的值即逐次逼近ADC的最终输出。图2.2 3位逐次逼近ADC的DAC输出电压图2.2是一个3位逐次逼近ADC逐次逼近过程中DAC输出电压的示意图，X轴表示时间，Y轴表示DAC输出电压。第一个转换周期，SAR置为100，DAC输出1/2 Vref，由于Vin > 1/2 Vref，所以bit2 = 1；第二个转换周期，SAR置为110，DAC输出3/4 Vref，由于Vin < 3/4 Vref，所以bit1 = 0；第三个转换周期，SAR置为101，DAC输出5/8 Vref，由于Vin < 5/8 Vref，所以bit0 = 0；最终转换结果（即SAR的值）为100。2.2 逐次逼近ADC的典型结构逐次逼近ADC的原理比较简单，但是具体实现结构多种多样，每种结构都各有优劣。按照逐次逼近ADC结构中DAC的工作原理，大致可以将逐次逼近ADC分成三种：电压定标、电流定标、电荷定标，下面分别予以讨论。2.2.1 电压定标型逐次逼近ADC电压定标型逐次逼近ADC出现最早，工作原理最简单。如图2.3所示6，将一个等值电阻串（R0 = R1 = = R2N-1）放置在参考电压Vref和地之间，每个电阻的端点电压都由开关（S0、S1、S2N-1）引出作为分段参考电压，通过开关控制就可以按照二进制搜索算法将相应的分段参考电压送到比较器了。图2.3 电阻串DAC图2.3的电阻串DAC输出电容比较大，而且开关控制信号线数量庞大，N位DAC需要2N条单独的开关控制信号线，因此常常使用开关树的结构，如图2.4所示6。使用开关树结构后，虽然开关数量变多了，但是DAC的输出电容变小了，而且开关控制信号线数量也减少了，N位DAC只需要N条单独的开关控制信号线，不过开关的馈通效应可能会引入失调电压。图2.4 使用开关树的电阻串DAC由电阻串DAC组成的电压定标型逐次逼近ADC，最大的优势是能够保证良好的单调性，得到了工业应用7，但对于N位逐次逼近ADC需要2N个单位电阻，随着位数的增多，单位电阻和开关呈指数增加，例如，对于8位这种类型的逐次逼近ADC，就需要256个单位电阻和510个开关，这么多单元所占芯片面积是可观的。2.2.2 电流定标型逐次逼近ADC电流定标也是早期常见的一种类型，它是利用二进制加权的电流，配合开关实现二进制搜索算法的。常见的电流定标型逐次逼近ADC又可以分为两种，一种使用二进制加权的电流源阵列，一种使用R-2R阶梯。使用二进制加权电流源阵列的逐次逼近ADC如图2.5所示8，它使用等效宽长比为二进制加权的MOS管组成的二进制加权的电流源阵列，可以通过电流比较器将输入电压转换成电流，然后与这些电流源的组合电流进行比较，也可以将这些电流源的组合电流转换成相应电压，然后与输入电压通过电压比较器进行比较。使用MOS管组成的这种结构，由于使用了电流开关，所以转换速度较快，但是MOS管的阈值电压变化较大，MOS管参数的匹配误差会影响二进制加权电流源的匹配，给逐次逼近ADC带来了较大的精度误差。图2.5 二进制加权电流源阵列逐次逼近ADC使用R-2R阶梯的逐次逼近ADC如图2.6所示，它利用R-2R阶梯中任一节点看进去的阻值恒为R这一性质，通过参考电压Vref产生一组二进制加权的电流，由开关选择得到组合，然后通过反馈电阻Rf得到相应的电压。图2.6 R-2R阶梯逐次逼近ADC然而，开关导通电阻并不为零，这样R-2R阶梯就存在匹配误差。为了消除开关导通电阻的影响，可以加入冗余开关，如图2.7所示6。图2.7 使用冗余开关减小R-2R阶梯匹配误差使用R-2R阶梯的电流定标型逐次逼近ADC，可以在低电压供电的情况下正常工作。但MOS工艺的电阻匹配精度较差，尽管可以使用温度计编码降低对电阻匹配精度的要求9，但是电阻阻值受温度影响较大，容易引入非线性误差。这种结构在双极型工艺中使用较多。2.2.3 电荷定标型逐次逼近ADC电荷定标型逐次逼近ADC是目前应用较多的一种类型，它利用电容通过电荷再分配完成二进制搜索算法，因此功耗一般比较小，而且不需要额外的采样保持电路。按照电容的组织方式，可以分为并行电容方式和串行电容方式。并行电容方式一般多指使用二进制加权电容阵列的逐次逼近ADC，它的基本单元有二进制加权的电容阵列、1个与LSB电容等值的冗余电容、开关和比较器，下面以8位并行电容方式的逐次逼近ADC为例说明工作原理。并行电容结构逐次逼近ADC的转换过程大致可以分为三步。第一步是采样模式（图2.8），所有电容的上极板连接到地，下极板连接到输入电压，这样电图2.8 采样模式容上极板存储了与输入电压Vin成正比的电荷Qx = -256CVin。第二步是保持模式（图2.9），上极板接地的开关断开，下极板接地，这样上极板的电压变成Vx =图2.9 保持模式-Vin。第三步是再分配模式（图2.10）：首先测试最高位（MSB），即先将最大电容的下极板连接到参考电压Vref，这时候的等效电路即是两个等值电容串联组成的分压器，这个操作使得Vx增加了1/2 Vref，即Vx = -Vin + 1/2 Vref。如果Vx < 0，即Vin > 1/2 Vref，那么比较器输出0，MSB = 1；如果Vx > 0，即Vin < 1/2 Vref，那么比较器输出1，MSB = 0。如果比较器输出1，还需要将开关S1接回到地。相似的，次高位的测试可以通过将次高位对应的电容下极板连接到Vref来实现，这会使Vx增加1/4 Vref，即Vx = -Vin + D7 * 1/2 Vref + 1/4 Vref。依此类推，转换过程直到最低位（LSB）确定为止，这样上极板-256CVin的电荷就被再分配到数值为1的位对应的电容上了10。图2.10 再分配模式利用二进制加权电容阵列的电荷再分配完成二进制搜索算法，是目前应用较广泛的主流逐次逼近方式13111213，它的转换速度比较快，而且稍做修改即可在只有一个参考电压的情况下对有极性的输入电压进行转换，而且由于电容的温度系数比电阻低的多，所以它对工作温度的变化不是很敏感。二进制加权电容阵列最关键的问题是电容阵列的匹配精度，电容阵列的匹配误差会引入非线性误差，影响逐次逼近ADC精度。不使用校准技术，电容匹配精度可以达到0.1%，如果精心设计版图布局，大概能做到12位左右。使用校准技术校准电容阵列的匹配误差，可以达到更高的精度14。二进制加权的电容阵列随着逐次逼近ADC位数的增多，电容值呈指数增加，降低了转换速度，也占用了较大芯片面积，可以使用分段电容的方式解决这个问题。图2.11是8位分段电容逐次逼近ADC模拟部分的结构图，分段电容Cs将两个独立的二进制加权电容阵列分隔（当分段电容两边二进制加权电容阵列位数相等时，整个逐次逼近ADC的总电容最小），低4位二进制加权电容阵列还有一个与LSB电容等值的Cc。其工作原理与二进制加权电容阵列逐次逼近ADC相似：首先采样阶段，所有电容下极板与输入模拟信号Vin相接，SGND闭合；然后保持阶段，S8S0都接地，SGND断开；最后再分配阶段，Sn（n=1,2,8）接到Vref代表第n位为1。图2.11 分段电容逐次逼近ADC在图2.11的分段电容结构中，分段电容为（2-1）这是一个分数值，给版图设计带来麻烦，可以使用图2.12的分段电容结构解决这个问题。图2.12 改进的分段电容逐次逼近ADC图2.12的分段电容结构工作过程如下：首先采样阶段，S4S1接地，S8S5以及S0接Vin，SGND闭合，则Qx = -16CVin；然后保持阶段，S8S0都接地，SGND断开，则Vx = -256/271 Vin；最后再分配阶段，SIN接到Vref，S8闭合则VX增加128/271 Vref，S1闭合则VX增加1/271 Vref。因此这个X点的最终电压为（2-2）其中，Di是分段电容第i位的值（Di=1则Si接Vref，Di=0则Si接地），可见输出函数中只是多了一个略小于1的系数，只要比较器的设计留有余量，对ADC的功能以及性能没有影响。分段电容结构使用了更少的电容，因此速度更快，功耗更小，芯片面积也更小，在速度、功耗、面积与性能之间得到了良好的折衷，目前位数比较高的逐次逼近ADC，大多采用这种结构1516。串行电容方式使用了串行DAC，如图2.13所示，仅通过2个等值电容的电荷再分配即可完成逐次逼近过程。对于一个N位的串行DAC，整个转换需要N次预充电和N次电荷再分配过程。然而串行DAC的转换是从最低位开始的，故使用串行DAC的N位逐次逼近ADC需要N(N+1)次充放电，而且需要N个比较器的建立时间17。图2.13 串行DAC串行电容逐次逼近ADC只需要两个中等大小的电容，所以比并行电容逐次逼近ADC的芯片面积更小，但是它能达到的精度受开关晶体管的寄生电容影响，而且转换速度慢，应用并不广泛。2.2.4 其他结构逐次逼近ADC除了上述几种结构，一些混合结构由于它们在性能方面的折衷优势，也得到了广泛应用，尤其是RC混合结构。我们知道，单种无源元件要做到较高的匹配精度是比较困难的，因此限制了逐次逼近ADC的精度，RC混合结构使用了电阻、电容两种无源元件，相对降低了对单种无源元件匹配精度的要求。由于电容的匹配精度比电阻高，因此在RC混合结构中，常由二进制加权电容阵列组成高位，电阻串组成低位，如图2.14所示，这样逐次逼近ADC的INL性能要好一些。使用RC混合结构以后，总电容值比同等精度的二进制加权电容逐次逼近ADC要小，面积变小，速度变快，因此对RC混合结构18192021及其变形结构22232425的研究与应用也比较多。图2.14 RC混合结构逐次逼近ADC此外，也有人提出了一些使用其他结构DAC的逐次逼近ADC，例如开关电容结构2627、C-2C阶梯结构2829等等，但都没有得到广泛应用。2.3 逐次逼近ADC的研究现状目前工业界的逐次逼近ADC成品以二进制加权电容阵列、分段电容和RC混合结构三种结构为主，精度从10位到16位不等，速度在几KS/s到几MS/s之间，功耗大都在几百mW以下。目前关于逐次逼近ADC的文献有一部分是在这三种结构的基础上，提出改进方案，有一部分是提出了一种较新的结构，目的有三个：提高精度、提高速度、降低功耗。由于CMOS工艺的限制，无源器件的匹配精度不高，二进制加权电容阵列逐次逼近ADC只能达到12位精度，利用激光修正等技术可以提高无源器件的匹配精度，但是成本较高，不适于工业生产。因此，各种自校准方法被提出，以提高无源器件的匹配精度，从而提高转换精度。文献14使用“失调子DAC”和“校准子DAC”预先对主DAC的低位充电，以此达到校准的目的，使得电容的匹配精度达到18位，ADC达到16位精度。文献30使用20个非二进制加权电容DAC和自校准算法，使得电容匹配精度达到22位，ADC达到16位精度。传统的逐次逼近ADC每个转换周期完成1位的转换，转换速度受到限制，因此有文献提出多种方法，尝试在一个转换周期完成多位的转换。文献31使用2个DAC为3个比较器提供参考电压，这样每个时钟周期可以完成2个位的转换，转换速度提高了一倍，仿真结果显示10位这种结构ADC可以达到41.66 MS/s的采样率。文献32使用3个运放电路得到3个参考电压，这样每个转换周期可以完成2个位的转换，从而提高了1倍的转换速度。文献33使用额外的低精度、高速度的比较器组完成了“预测逼近”的过程，这样在每个转换周期内，逐次逼近 ADC会尝试2个位，工作速度得到提高。也有文献33使用了非二进制电容阵列，虽然每位需要多个转换周期才能完成转换，但是通过增加时钟频率，可以使10位的逐次逼近ADC的采样速率达到20 MS/s。此外，文献34提出，随着工艺的不断进步，逐次逼近ADC可能会成为通信接收机常用的高速ADC之一。低功耗是逐次逼近ADC的一个重要优势，目前文献中常有uW量级的逐次逼近ADC出现。文献4使用新的加权电压产生器和模拟加法/减法器协同产生比较器一端的参考电压，在2V供电电压下达到了16位的精度，200 Hz下的功耗是22.2 uW。文献12在二进制加权电容阵列组成的逐次逼近ADC的基础上做了一些改变，加入了采样/保持电路，可以在0.5V电源电压下达到8位精度，4.1 kS/s下的功耗是0.85 uW，在1V电源电压下达到9位精度，150 kS/s下的功耗是30 uW。文献13使用二进制加权电容阵列组成的逐次逼近ADC，在电源电压1V的情况下达到8位精度，采样率100kHz下的功耗是3.1 uW。文献35利用电荷回收技术，可以使逐次逼近ADC的功耗节省37%。第3章 DAC的研究与设计3.1 DAC结构的选择本文2.2节根据DAC结构对逐次逼近ADC进行了分类，较详细地讨论了逐次逼近ADC中常用的DAC结构，即电压定标型、电流定标型、电荷定标型与其他结构。考虑到本文逐次逼近ADC低功耗的要求，DAC选用了电荷定标型的结构，如果使用并行二进制加权电容阵列结构DAC，那么12位DAC需要4096个单位电容，为了减小芯片面积，降低成本，DAC改用了对称的分段电容阵列结构，即高6位与低6位之间由1个单位电容分隔，这种结构只需要128个单位电容即可实现12位DAC。3.2 分段电容DAC的工作原理本文使用的分段电容DAC如图3.1所示，其中CS与CC为1个单位电容大小，即CS=CC=C，CM6CM1与CL6CL1分别是两个二进制加权的电容阵列，即CM(L)i=2i-1C，总电容为128C。图3.1 分段电容DAC该分段电容DAC的工作过程如下：在采样阶段，SIN与VIN闭合，SC、SM6SM1使电容C0、CM6CM1下极板与VIN相接，而S0闭合，使它们的上极板与固定电压VCM相接，SL6SL1使电容CL6CL1下极板与地相接，如图3.2所示，电荷存储在高位电容CM6CM1与CC上，电荷数量为（3-1）图3.2 采样模式在保持阶段，S0断开，SIN与VREF闭合，SC、SM6SM1以及SL6SL1都与地闭合，如图3.3所示，DAC输出电压为（3-2）图3.3 保持模式在电荷再分配阶段，先将第12位（即MSB）置1，即通过SM6将CM6的下极板连接到VREF，如图3.4所示，通过等效电路（图3.6(a)）可以得到DAC输出电压为（3-3）图3.4 再分配模式之MSB如果VIN > 1/2 VREF，那么比较器输出0，保留第12位为1，否则第12位清0。依次类推，直到确定了第1位（即LSB）。LSB的确定过程见图3.5，等效电路如图3.6(b)所示，可见LSB电容接VREF使Vx增加1/4159 VREF。图3.5 再分配模式之LSB(a) MSB (b) LSB图3.6 再分配阶段等效电路最终，该分段电容DAC的输出为（3-4）其中，bi是分段电容DAC第i位的值，为0或1。3.3 分段电容DAC的电路设计课题中使用的分段电容DAC如图3.7所示，C是MIM单位电容，其他电容都是单位电容的整数倍。综合考虑噪声、电容匹配与芯片面积等因素，单位电容定为100fF，这样比较器输入端的等效电容约为6.5pF，分段电容DAC开关的导通电阻在比较器输入端的总噪声功率（kT/C噪声）为6.37×10-10V2，总噪声电压约为25uVrms，比0.5LSB（300uV）小得多，满足噪声要求。图3.7 课题设计的分段电容DAC原理图为了保证DAC的单调性，高3位（Bit12、Bit11、Bit10）电容采用了温度计编码。考虑到开关的驱动能力，每个开关最多直接驱动8个单位电容，因此第5位使用2个开关（SL5）驱动2组8C，第6位使用4个开关（SL6）驱动4组8C，采用温度计编码的高3位也以8C为1组，分成了7组，由开关SMC7SMC1驱动。图3.8是DAC高位开关单元的电路图，除了电源VDD与地GND外，该单元的输入有模拟输入VIN、参考电压VREF、SAR的输出DIN、逻辑控制信号ENABLE，输出OUT与电容下极板相连。当ENABLE为0时（此时比较器进行失调校准），电容下极板接VIN，跟踪模拟输入；当ENABLE为1时，根据SAR的输出DIN（即该电容对应的数字输入）的值，电容下极板接VREF（DIN=1）或者接地GND（DIN=0）。连通VIN、VREF的传输门开关尺寸应该适中，尽可能减小开关的导通电阻，加快DAC的采样速度，减小DAC的建立时间，同时又要考虑开关的电荷注入效应对DAC精度的影响。接地开关直接使用NMOS实现，尺寸不必太大。电容下极板DAC低位电容阵列无需对模拟输入采样，所以DAC低位开关单元没有模拟输入VIN，其他电路与高位开关单元类似。图3.8 DAC中的开关单元DAC的整体电路图如图3.9所示。图3.9 课题设计的分段电容DAC电路图在电源VDD=2.5V、VREF=2.5V的情况下，对DAC进行输入扫描，得到DAC的输出特性曲线如图3.10所示，图中的尖峰是由于电容阵列切换造成的瞬态现象，对DAC的性能没有影响。图3.10 DAC的输出特性曲线放大DAC输出特性曲线的一个片断，得到图3.11，LSB0.6mV，与理论计算的VREF/4159基本相等。图3.11 DAC的转换阶梯3.4 分段电容DAC的版图设计分段电容DAC是逐次逼近ADC核心模拟电路之一，版图设计对它性能的影响较大，主要体现在电容匹配精度与抑制干扰两个方面。3.4.1 电容匹配精度, 电容阵列的匹配误差对逐次逼近ADC的增益误差和失调没有影响